QuartsII-基于VHDL的设计以及基于VHDL和原理图的混合设计

最新推荐文章于 2023-09-26 14:12:47 发布

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分类专栏： FPGA

本文链接：https://blog.csdn.net/qhs414/article/details/117038701

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本文介绍了如何在QuartsII中进行基于VHDL的设计及VHDL与原理图的混合设计。首先，通过创建VHDL文件并编写代码来实现自定义设计，接着编译代码。然后，详细阐述了如何生成符号文件，并在原理图中混合使用VHDL模块，完成输入输出的连接，并进行设计的后续步骤，包括编译、仿真和下载。

摘要由CSDN通过智能技术生成

一、基于VHDL的设计

之前介绍的都是基于原理图的设计，且调用的都是软件自带的模块；虽然它已经集成很多模块，但还是不能满足所有设计要求，这时就需要自己编写VHDL代码进行设计。
选择File->New菜单项，在弹出的New对话框中选择VHDL File选项，单击OK退出对话框。在VHDL编辑窗口中，输入以下代码：
在这里插入图片描述

library ieee;
use ieee.std_logic_1164.all;
entity test11 is
			
port(x:in std_logic;
			y:out std_logic);
			end test11;

architecture dataflow of test11 is

begin

		y<=not x;

end dataflow;

保存代码，然后进行编译即可。

二、基于VHDL和原理图的混合设计

代码编译成功后，选择File->Create/Update->Create Symbol Files for Current File选项，选择File->New菜单项，在弹出的New对话框中选择Block Diagram/Schematric File选项，单击欧克退出对话框。返回新建原理图文件窗口，在空白处双击，则在弹出Symbol对话框的Libraries列表框中会多出一个Project选项。单击project选项会出现刚刚生成的模块，单击模块，再点击OK退出。如下图所示：
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