Async FIFO

最新推荐文章于 2024-07-23 02:11:44 发布
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why gray code?

in binary code :      FIFO address  从 010  变到  001 时

由于亚稳态 ， 010 可能变成 011 或者 000 或者 010 或者 001

 当变成 010 或者 001 时FIFO 空满的逻辑判断不会出错，而变成 011 或者 000 时FIFO 的逻辑判断会出错，这是不可取的。

而用gray code, 相邻两位只会变1个bit, 所以FIFO address要么保留原来的值，要么变成正确的值 

这样可能会慢一拍，但不会出现逻辑错误。这就是使用gray code 的原因所在！

JackyLinHF
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Asynchronous FIFO with gray code（异步FIFO verilog设计理念）
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09-23 9041
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async_fifo.rar_async fifo_async_fifo
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09-20
异步FIFO（First-In-First-Out）是一种在数字系统设计中常见的数据缓冲结构，它在两个时钟域之间传输数据。在这个实例中，我们关注的是一个使用Verilog语言实现的简单异步FIFO。Verilog是一种硬件描述语言，常用于...
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在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。
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异步fifo的设计要点以及设计代码
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