2017年12月_北方爷们

12月 11月 10月

原创四轴飞行器、远程视频图像传输

摘要：四轴飞行器,又称四旋翼直升机、四旋翼飞行器。它是一种多旋翼的新型飞行器。其十字形的特殊布局通过改变电机转速从而获得旋转机身的力,进而调整飞行器自身的姿态。因为飞行器本身固有一定的复杂性,历史上从未普及过大型的商用四轴飞行器。自从进入20世纪以来，电子技术的飞速发展使得四轴飞行器的体积开始走向小型化，并融入了人工智能技术。四轴飞行器不但实现了直升机垂直升降的功能，同时也在一定程度上降低了飞行器

2017-12-20 18:40:00 1993

转载 NiosII开发常见问题（转）

FPGA基础实验：用计数器生成地址、读取ROM数据产生信号波形（直接数字频率合成DDS）一、带可变增量的计数器对于计数器的设计参考前面几个实验的设计思路。在本实验中，主要是通过计数器以不同的增量进行计数，用来读取ROM中以计数值为地址对应的存储数据。另外，对本计数器添加了能通过输入来控制计数增量的设计。电路例化程序如下：////////// 带计数增量输入的计数器 ////////////

2017-12-11 19:16:34 1610

原创 FPGA基础实验：用计数器读取ROM数据产生信号波形（直接数字频率合成DDS）

2017-12-10 16:08:54 5231

原创 FPGA基础实验：秒表（计时器）

FPGA基础实验：秒表（计时器）本实验是通过时间基准、带使能计数器、两个8段数码管，三个电路模块进行设计。时间基准点路和带使能的计数器在上一个实验已经介绍过了。这里我们主要介绍按键输入的控制电路设计，以及两个数码管显示。首先我们看简单的：两个数码管显示reg[7:0] count; //为计时值 //数码管显示 always@( count ) b

2017-12-08 19:41:15 19274 6

原创 FPGA基础实验：时间基准电路和带使能的多周期计数器

FPGA基础实验：时间基准电路和带使能的多周期计数器时间基准电路例化程序：module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); // overflowinput CLK;output [32-1:0] CNTVAL;output OV;parameter MAX_VAL = 25_000

2017-12-08 19:08:13 536 1

原创 FPGA基础实验：多周期移位寄存器

FPGA基础实验：多周期移位寄存器添加时间基准电路、带使能的多周期移位寄存器。对下面两个代码进行器件例化：////////// 时间基准计数器 /////////////module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); // overflow inp

2017-12-08 18:43:44 945

原创 FPGA设计时间基准电路和带使能的多周期计数器

FPGA设计时间基准电路和带使能的多周期计数器 • 设计时间基准电路和带使能的多周期计数器 • 时间基准电路生成同步时间基准信号 • 多周期计数器对时间基准信号进行计数 • 本质上是一个两级计数器级联的的电路结构 ——>第一级计数器生成时间基准信号 ——>第二级计数器用时间基准信号作为计数使能整个设计的原理图前面对系统时钟50Mhz进行分频的时间基

2017-12-08 18:12:24 651

原创 FPGA基础实验：计数器设计、波形仿真、SignalTap调试

FPGA计数器设计、波形仿真、SignalTap调试实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽实验二：针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1 实验三：对实验二用SignalTap验证实验一： 1、计数器模块例化程序（Verilog HDL）：module count

2017-12-04 18:04:07 2048 1

前导1检测器和前导1位置检测器-一种进化的设计方法.pdf

前导1检测器（LOD）和前导1位置检测器（LOPD）的设计很重要，因为它们用于浮点乘法，浮点加/减以及对数转换器的规范化过程。在本文中，作者为LOD和LOPD提出了各种门级架构。 LOD和LOPD电路使用进化算法（EA）进行进化，并使用进化的低阶门结构来构建各种高阶电路。为了获得更好的结果，对EA进行了修改，并执行了新颖的改组操作，以防止算法陷入局部最小值。

2020-09-19

goodrtl-parkin.pdf

你真的能写出完美的RTL描述吗？本文讨论了一些在Verilog中完美编写RTL描述的技术。为了确保gate-level设计的行为与RTL版本相同，理解Verilog编码中可能导致RTL/gate-level模拟差异的常见缺陷是很重要的。使用以下技术可以提高综合设计的质量: !模块划分 !增加结构 !水平分区 !添加层次结构(垂直分区) !并行执行操作 !使用多路复用器实现逻辑

2020-09-02

ISSCC 2017 SESSION 14 DEEP-LEARNING PROCESSORS 14.2.pdf

ISSCC2017的session 14 Deep Learning Processor,14.2部分，论文主要从降低DL 加速器和处理器的功耗，提高能效。 2.1 降低weight量化位数。涉及14.2 2.2 优化乘法。涉及14.2

2020-07-27

ARM linux 和上位机windows10进行TCP/IP网络通信

代码是对ARM linux 和上位机windows10进行TCP/IP网络通信，可直接代码移植，比较简单易懂，适合初学者

2019-07-11

Altera Quartus II Handbook Volume 1: Design and Synthesis

FPGA硬件工程开发的教材，讲解分析和应用例程。包含quartus、qsys、nios 等等环节的开发商讲解

2018-07-24

Altera IP核应用解析

NIOS II的C语言开发，ALtera Quartus Qsys IP软核的功能介绍，原理分析，应用例程等等

2018-07-24

空空如也

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