LVDS高速接口的原理、系统设计、PCB设计介绍

芯片SIPI设计

于 2024-08-28 11:30:33 发布

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文章标签：单片机嵌入式硬件

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本篇将介绍LVDS高速接口的基本原理，及其系统设计，及其PCB设计考虑因素。

差分信号与差分阻抗

差分信号又称差模信号，是一对大小相等、极性相反的对称信号，与之对应的是大小相等、极性相同共模信号。当一路驱动器驱动一路信号时，信号线与返回路径之间的电压称为单端信号，当两路驱动器同时驱动一个差分对时，差分线之间的电压差称为差分信号。信号线和返回路径上的单端信号和差分信号如图所示。

在差分接收器端，线1和线2的电压分别是V1和V2，则差分信号：

共模信号为：

联合上面的式可得：

即利用信号的差分信号分量和共模信号分量可以联合表示任意一对信号， LVDS信号同样也包含这两种信号分量。采用差分信号传输信号有其明显的如下优势：

（1）可以控制“基准”电压，所以能够很容易地识别小信号；

（2）它对外部电磁干扰（EMI）是高度免疫的，抗干扰能力强；

（3）结合虚地，单电源系统可以处理双极电压信号；

（4）时序定位精确。差分信号的电压和电流的比值就是差分阻抗。

对理想（无线间耦合）的差分对的单根传输线，有关系式：

其中Vone、Ione和Z0表示它的单端电压、电流和特性阻抗。对差分线而言，则有关系式：

即差分阻抗是单根传输线特性阻抗的2倍。实际上，因为传输线边缘电场和磁场的存在，两线间耦合的影响，问题会变得复杂。间距越小，耦合越强，其耦合程度可以用单位长度上的互容和互感进行描述。不同的间距会造成不同的耦合，信号线间距越小，差分阻抗就会减小。

LVDS 基本原理和特点

LVDS技术的基本原理如图所示。在发送方，由3.5mA的电流源提供驱动，在接收方，由于接收器的DC输入阻抗非常大，几乎不会消耗任何电流，因此在100Ω的端接电阻上会形成350mV的电压摆幅，当电流正向流动时，产生逻辑“ 1”，反之，则产生逻辑“ 0”。由于摆幅小，有利于降低功耗。同时由于LVDS采用电流驱动模式，因此与TTL、CMOS电平不同的是，LVDS功耗并不随工作频率的升高而相应增大，对单个端口而言，负载功耗仅为1.2mW（ 350mV×3.5mA≈1.2mW），在高速逻辑电平中，LVDS的功耗是最小的。

LVDS电平必须遵循的如表所示的标准，各个参数定义如下图，在应用中，设计者应重点关注以下几个方面：

（1）LVDS接收方对信号的共模电平要求很弱，差分对内单个信号的电平范围在0-2.4V均可，即LVDS的发送方和接收方对电源电压和直流偏置没有特殊要求，这种特性是LVPECL等电平所不具备的，这使得LVDS特别适宜于板间长距离信号的传输。由于输入信号电平范围为0-2.4V，而差分对摆幅最大值为454mV，因此输入端允许信号上携带的直流偏置电平范围为0.227-2.173V，当不满足此要求时，应采取AC（交流）耦合。

（2） LVDS接收端对输入差分对信号摆幅的要求是100mV，可通过对眼图的测试来验证。（3）端接方法。LVDS电平通过在接收端并联100Ω的电阻以实现端接，端接电阻的作用有两个，一方面用于实现电流向电压的转化，另一方面在于阻抗匹配。在某些情况下，该电阻可能已经内置于接收端的器件内部，此时不应再外接匹配电阻。

（4）信号沿变化速率较低。LVDS的边沿时间约为0.5ns，信号沿速率是0.7V/ns，该速率甚至低于某些低速应用对信号变化沿速率的要求，所以LVDS电平有助于减小EMI。

（5）LVDS不需要地平面或电源平面的连续性和完整性，但空闲的引脚应该浮空，空闲输入引脚浮空可以防止引入噪声，空闲输出引脚浮空则可减小功耗。

（6） LVDS不适用于数据速率为2Gbps以上的应用，对于这种应用，应考虑LVPECL或CML电平。

典型的LVDS接口

典型的LVDS接口有三种方式：点对点方式、双向方式、多分支方式；在LVDS网络中，为了减少终端信号的反射，需要确保信号的完整性，提高信号的传输质量，需要对上述三种接口方式进行终端匹配。

1）点到点

点到点总线拓扑结构包含一个驱动器和一个接收器，二者使用一对导线或走线连接在一起。下图展示了一种典型配置，其中链路的接收端有一个端接电阻。这是LVDS器件的最常见应用。可使用多对导线或走线来创建额外的通信通道，并提高两个点之间的总带宽。

2）多分支

如图所示，使用多分支总线拓扑结构可将一个驱动器连接至多个接收器。LVDS是面向点到点应用设计的，因此，在多分支配置情况下，可连接的接收器数量和信号距离会有所限制。

3）双向方式

在多个器件同时具有发送或接收功能的网络中，可以使用多点总线拓扑结构。LVDS是面向这种多点应用设计的，因此允许多达32个节点连接至一根总线。有两种类型的多点总线：半双工和全双工。半双工总线中使用两根导线，一个器件可以发送，另一个器件则可接收。全双工总线中使用四根导线，允许一个节点同时向另一个传输节点回传(即，随着主器件向所有节点发送广播命令，从器件也作出响应)。

双向总线中要考虑的另一个因素是总线空闲条件。没有器件在执行发送操作时，端接总线上的差分电压接近于0 V。这意味着对于带有对称性输入阈值的标准接收器，接收器输出将是未定义的。

端接匹配

LVDS的高数据速率需要快速上升时间，这意味着，随着信号从驱动器一直传播到总线端部，阻抗不连续和通信链路的端部会显著影响传输信号。为避免信号降级，需要沿着通信介质控制阻抗，并保证合适的端接。

端接电阻应该与通信介质的阻抗匹配；对于LVDS，这通常为100 Ω。对于简单的点到点链路，只需要端接距离驱动器最远的总线端部，如图所示。对于多分支总线，如果驱动器在总线的一端，则可采用相同的端接方法。否则需要端接总线的两端。

有些器件具有内置接线端。如果器件位于总线上错误的端接点，或者总线上已经有了合适的接线端，则可能需要禁用此接线端。如果对于LVDS有两个或更多100 Ω电阻，则对总线进行了过度端接。这会导致信号幅度降低且反射提高，进而降低噪声抗扰度和时序精度并缩短最大传输距离。

LVDS 的系统设计分析

一个完整的收发器系统的设计主要涉及以下几个方面：带宽(b/s)、位错率(l/s)、信号传输的物理距离、应用场合的噪声特性、收发器关键参数可达到的极限以及整个系统的功耗要求和大小、重量等因素的影响，还有成本上的封装类型、管脚数及所用电缆的质量。

从系统电路设计考虑，为了达到设计要求，可能用到的设计技术或设计思想总结如下：

1）功耗和信号能量

信号能量的选择要考虑在一定噪声能量出现的应用场合下，达到设计指标所要求的功耗要求。如果噪声源与信号隔离的越好，传输每位所消耗的能量就可能越低。

2）电压模和电流模

传输线上码元的表示，既可以用电压，也可以用电流。信号电流传输模式较电压传输最大的优势是其对电源噪声的抗干扰性好。

3）参考源

噪声源的隔离是获得稳定参考的关键。信号以差分形式发送是现在流行的方法，其优点为码元是靠差分信号的差值来区分，信号噪声容限大，并且差分接收对共模噪声不敏感。

4）数据同步方式

数据收发系统的同步一般可分为两类：一类是同步信息由被发送数据本身携带，接收器所需的同步时钟从数据中提取出来，这种同步方式称为源同步。源同步是一种比较优化的同步方式，大大减少了敏感信号的走线，但是在接收端需要增加时钟恢复逻辑；另一类同步方式是同步时钟与数据一起发送，在接收端利用接收到的时钟采样数据来实现两者的同步。源同步方式由于抗干扰能力强，对传输线要求低，而在数据传输接口中被广泛采用。

5）输入输出阻抗控制和传输线阻抗匹配

传输线的特征、端阻抗及封装参数决定着传输信号的衰减、反射及振荡特征，驱动器接收器输入输出阻抗控制是信号传输方式设计中的一个重要方面。

6）数据的编码及表示

根据传输的介质、接收方式和数据传输效率及可靠性，数据可以有多种编码方式。而在 LVDS 中，一般采用8B/10B的直流平衡码。

LVDS硬件电路设计指导

LVDS接口的速率较高，通常要到Gbps级别，因此PCB的布局布线上需要特别小心，比如差分对的走线方式、阻抗匹配、串扰以及EMI等因素在进行LVDS接口板级设计时都必须考虑在内。

1）差分走线

LVDS接口使用差分传输方式，即两条信号线传输，这两条信号间的电压差决定了LVDS信号线的传输电平值。在PCB板级设计时，为了更好地实现LVDS信号的差分对间的走线，需要遵循以下的基本规则：

A 为了最小化信号反射干扰并保持接收端的共模噪声抑制，需要确保差分对信号间的走线尽可能的靠近。与此同时，为了避免差分阻抗的不连续，差分信号间的距离在整个走线期间都保持抑制。

B 为了最小化信号skew，差分对信号的走线长度必须保持一致。

C 差分信号的走线尽可能少用甚至不用过孔，并且避免其他可能导致阻抗不连续的走线方式。

D 任何的寄生负载必须考虑在差分对总的等效负载参数中。

E 为了避免信号的不连续，尽可能使用45°走线转弯。

2）阻抗匹配

LVDS属于高速传输接口，阻抗匹配非常重要，哪怕是信号走线很短的情况下，LVDS的任何阻抗不连续都可能导致反射现象，从而影响信号传输质量。与此同时，阻抗不连续也可能增加共模噪声的干扰，引起EMI辐射超编。LVDS的电流驱动特性决定了它必须在终端添加一个匹配电阻，否则将无法正常工作。这个终端匹配电阻值一般和传输信号的差分阻抗相一致，即90~100Ohm，如下图是终端接电阻匹配的原理图。

在LVDS差分对的终端匹配电阻设计时，可遵循如下原则：

A 终端电阻放置在差分互连的接收端，单个100Ohm的电阻就可以。

B 使用0603/0805封装厚膜贴片电阻。

C 终端电阻尽可能靠近接收端放置，走线距离最好在7mm长度内。

对于很多的芯片期间，现在通常内部集成了可选的终端匹配电阻，设置开关来选择是否需要使用匹配。

3）LVDS和单端信号间的串扰

为了有效降低LVDS差分信号与单端信号之间的串扰，LVDS差分信号与单端信号之间必须做一些隔离，如果单端信号和差分信号间没有足够的走线间距，单端信号可能会干扰哦到差分信号。虽然差分信号的扛共模干扰能力较强，但是距离单端信号较近的一条差分信号线比另一条较远的差分信号受到的干扰要大一些，这就会单来差模干扰，也许不会直接影响差分信号接收端产生误码，但会降低信号质量，从而减少扛噪声的余量。对于PCB layout而言，差分信号与单端信号间最好保证有12mil以上的间距，以避免任何的串扰印象，电源层和地层也可以用于隔离差分信号和单端信号，如下图。