Verilog HDL语言及设计
文章平均质量分 79
对Verilog HDL的设计语言进行描述;
ShareWow丶
一个人,学会了一样本事,总舍不得放着不用。
展开
-
CRC冗余校验码简介
在数据通信中,接收端通常需要检测传输过程中是否发生差错,常用的方法包括:奇偶校验(Parity Check)、校验和(Check Sum)和CRC(Cyclic Redundancy Check)等。原创 2021-06-30 21:48:39 · 566 阅读 · 1 评论 -
CRC算法的基本原理
CRC从直观上理解就是输入序列(序列长度可以是任意长度)对某个表达式求余数,或者认为就是一系列数据的求异或过程。原创 2021-07-08 21:25:29 · 1705 阅读 · 1 评论 -
task——Verilog的任务
这一次,记录使用`task`任务的功能。原创 2021-06-27 09:55:40 · 1891 阅读 · 0 评论 -
时序电路——DFF再理解
之前对DFF的理解有些模糊,直到有次在实践中遇到了一些问题,含糊其词的也不能解决问题,于是乎就把DFF理解透彻透彻,毕竟这可是时序电路的基本概念。原创 2021-05-15 07:30:13 · 15712 阅读 · 9 评论 -
Verilog 语法小结
Verilog 语法小结下面的内容是常用的Verilog语法小结。数据类型语法小结wire型数据通常用assign关键字进行赋值。wire只能被assign连续赋值,reg只能在initial和always中赋值。input端口只能定义成wire型。如果端口没有声明,则默认是wire线网型,且输入端口只能是wire线网型。reg是寄存器数据类型的关键字。寄存器是数据存储单元的抽象,通过赋值语句可以改变寄存器存储的值,相当于改变触发器存储的值。reg型常用来表示always模块内的指定信号,代表触发原创 2021-04-13 21:20:21 · 2246 阅读 · 0 评论 -
Verilog-1995,2001,2005差异
下图是`Verilog`各个阶段的关键字列表。通过这个列表,应当体会到为什么添加这些额外的关键字,以及背后隐藏的出发点。原创 2021-04-08 21:41:22 · 2395 阅读 · 0 评论 -
Verilog——JTAG标准的状态机实现
JTAG作为一项国际标准测试协议(IEEE1149.1兼容),主要用于芯片内部测试和调试。原创 2021-04-07 20:31:06 · 8058 阅读 · 1 评论 -
Verilog状态机转换条件要在一个时钟域
Verilog状态机设计时候,状态转换条件务必在一个时钟域,可以通过**两级D触发器**的形式进行跨时钟与的转换。原创 2021-03-18 21:47:11 · 730 阅读 · 0 评论 -
Verilog HDL语法(二)
记录Verilg HDL 的常规基本语法。原创 2020-11-15 16:34:17 · 1224 阅读 · 0 评论 -
Verilog设计之状态编码
时序机需要多个触发器来表示状态,还需给每一个状态分配唯一的二进制码。状态编码决定了保存状态所需要的触发器数量,它会影响状态机的下一状态和输出组合逻辑的复杂程度。原创 2020-11-15 14:16:36 · 1412 阅读 · 0 评论 -
Verilog描述——二进制码与格雷码的转换
记录二进制码与格雷码的转换方式——摘自《通信IC设计》一书;原创 2020-09-06 21:47:41 · 1269 阅读 · 0 评论 -
单根信号跨时钟域——两级D触发器消除亚稳态
在源文件注释中有描述到,这是一个基础的亚稳态固化方法;通过两级的时钟同步,将异步的信号传输到一个新的时钟域上。原创 2020-07-24 23:40:24 · 2635 阅读 · 0 评论 -
Verilog编程规范——reset
有样学样,本篇内容从`Verilog`编程规范中的复位信号,讲到`FPGA`中复位的场景。内容实质来自《通信IC设计》一书,仅作整合用于学习。原创 2020-06-13 10:12:19 · 8033 阅读 · 0 评论 -
重要接口部件——SRAM
源自:《通信IC设计》,摘录下来,只做学习;当给出地址下标后,数组会输出所存储的数据值。当给出数据地址(Address),并被时钟上升采样后,SRAM的数据输出Q端将会输出存储的数据;当SRAM处于存储数据改写状态时,SRAM将在时钟上升沿采样数据输入D端的信号,并将其存储到内部单元中。原创 2020-06-06 12:04:10 · 8167 阅读 · 2 评论 -
function—— Verilog的函数
在程序中经常看到一个`function`,之前对其不太了解,正好趁着这个例子来看一下`verilog`中的函数功能——function。原创 2020-06-02 21:52:34 · 18241 阅读 · 0 评论 -
数字前端设计的一些问题——门控时钟
门控时钟,顾名思义,就是加一个门电路,来使能时钟信号。当某个模块不使用的时候,将其drive clock进行复位,以减小该模块的功耗。原创 2020-04-13 18:19:25 · 1605 阅读 · 2 评论 -
Verilog描述——时序逻辑电路浅析
时序电路时状态依赖的,所以又称为**状态机**。这里只限于讨论有限数量的存储单元构成的状态机,因而其状态数是有限的,称为**有限状态机**`FSM(Finite State Machine)`。原创 2020-01-04 21:43:28 · 3757 阅读 · 0 评论 -
Verilog描述——异步时序电路与同步时序电路浅析
时序电路可分为异步时序电路和同步时序电路两大类。原创 2020-01-04 20:13:50 · 4410 阅读 · 0 评论 -
Verilog描述——组合逻辑电路浅析
由于某些原因,又重新看是看了本科的教材——《电子技术基础数字部分》,经过两年半的工作,再次看到上面的内容,感觉到自己的基础环节着实薄弱,所以,就从书上找些基础内容,学习记录下来;原创 2020-01-04 19:07:07 · 3499 阅读 · 1 评论 -
Verilog描述——同步异步复位D触发器
Verilog同步异步复位D触发器的描述对于D触发器DFF的同步异步,我是吃过亏的,所以一定要理解清晰,同步和异步的概念。本篇主要例举出同步,异步,复位,置位D触发器的Verilog描述。原创 2019-12-30 23:04:18 · 35946 阅读 · 5 评论 -
Verilog描述——一位全加器,四选一选择器,计数器
Verilog 描述一位全加器,四选一选择器,计数器这篇文章比较容易理解,所以直接放参考代码,我还没有综合过,综合之后再来修改,并且附上RTL逻辑图。原创 2019-12-30 22:45:32 · 8804 阅读 · 0 评论 -
Verilog HDL 阻塞和非阻塞赋值的理解(2)
深入理解阻塞和非阻塞赋值的不同阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一。甚至有些很有经验的Verilog 设计工程师也不能完全正确地理解:何时使用非阻塞赋值,何时使用阻塞赋值才能设计出符合要求的电路。原创 2019-08-31 19:11:37 · 1375 阅读 · 1 评论 -
Verilog HDL 阻塞和非阻塞赋值的理解(1)
Verilog HDL的阻塞和非阻塞赋值一直都很难理解,这里分享一次大佬们的解释,以后要是忘记了,还会来这里看看。分为1,2两篇,第一篇比较浅显,第二篇偏向于理论,可以尝试理解。原创 2019-08-29 14:34:07 · 603 阅读 · 0 评论 -
Verilog HDL 设计
Verilog HDL 设计这个参考光为流传的华为FPGA设计流程指南,2001年8月1日版本。基于将来设计转向ASIC的方便,本部门的设计统一采用Verilog HDL,但针对混合设计和混合仿真的趋势,所有开发人员也应能读懂VHDL。Verilog HDL的学习可参考1 2。内部链接Verilog实用操作(不定时更新)编程风格(Coding Style)要求文件每个模块(mod...原创 2019-05-09 10:48:06 · 1456 阅读 · 0 评论 -
Verilog实用操作(不定时更新)
记录一些Verilog Code编写中经常遇到的小操作,偶尔总结以下,等到用的时候会有莫大的帮助。——一个人,学会了一样本事,总舍不得放着不用。原创 2017-10-13 14:01:06 · 4867 阅读 · 4 评论