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FPGA设计从硬件到软件
文章平均质量分 80
此分类内容包含FPGA设计相关,包括前期设计,硬件设计和软件设计,还有遇到过的坑;
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一个人,学会了一样本事,总舍不得放着不用。
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[转载] Xilinx FPGA上电初始化,复位及寄存器初始值
深入理解FPGA内部寄存器的上电初始值是如何确定的。转载 2023-06-15 21:20:57 · 1713 阅读 · 0 评论 -
Modelsim中的TCL使用
这篇文章是很久之前学习Modelsim时候找到的一个[文档],在win平台上使用tcl脚本仿真流程很精简,适合初学入手,在此记录。原创 2021-08-09 23:42:27 · 2406 阅读 · 0 评论 -
Modelsim原理图窗口——Schematic window
原理图窗口提供了设计的实现视图,不通过RTL就可以看到设计的结构,连接性,层级关系等。原创 2021-07-27 21:54:03 · 5033 阅读 · 0 评论 -
Vivado下载mcs到板子没反应
总结一下经历过的vivado下载`mcs`或者`bin`文件到板子上,板子没有实现程序功能的原因。原创 2021-07-21 22:36:32 · 4197 阅读 · 3 评论 -
Modelsim设置默认窗口排版
本人使用Modelsim的大多数情况,是从Vivado或Quartus II软件中联合调用的。如果使用默认的窗口排版,整个窗口显示会比较凌乱,轻微强迫症的我每次打开,可能首要的就是把常用的`Project`, `Transcript`, `Wave` 窗口先进行布局,看着舒服了,再进行仿真。原创 2021-06-14 10:34:44 · 6311 阅读 · 0 评论 -
触发器的动态特性
触发器的动态特性反映其对输入逻辑信号和时钟之间的时间要求,以及输出对时钟信号响应的延迟时间。下面以前述上升沿触发的D触发器为例进行说明。原创 2021-05-16 16:18:20 · 2316 阅读 · 1 评论 -
Xilinx BUFGMUX使用注意事项
最近使用Xilinx FPGA的时候,需要用到一个外部时钟和一个`PLL`产生的时钟,可以通过外部`SWICH`进行时钟的切换,觉得这种方式可以通过原语例化完成。原创 2021-05-09 17:59:21 · 6014 阅读 · 0 评论 -
史上最全Modelsim键盘快捷键和鼠标操作——官网文档翻译
使用Modelsim查看波形,大多数的操作是键盘和鼠标配合,通过熟悉快捷键操作可以帮助提操作效率。原创 2021-03-20 11:34:01 · 3479 阅读 · 0 评论 -
vivado联合modelsim仿真——脚本操作编译,仿真及保存波形
本文内容均来自个人使用经验,希望可以帮助大家通过脚本节省相关操作的时间,记录在此做分享交流。原创 2021-01-31 15:43:43 · 1869 阅读 · 0 评论 -
vivado联合modelsim报错:vsim-19 Failed to access library ‘unisims_ver‘ at ‘unisims_ver‘
又遇到新的联合仿真报错啦!原创 2021-01-31 12:06:59 · 9385 阅读 · 4 评论 -
Xilinx FIFO Generator 需要注意BRAMs的资源消耗
使用FIFO的时候需要注意**数据位宽,与数据深度,对占用的BRAM资源大小的影响**,要避免设计超出FPGA的BRAM资源。原创 2020-12-29 22:42:51 · 8329 阅读 · 2 评论 -
FPGA的相关设计规则
成功的项目设计通常都会要通过一定的设计规则检查。对于FPGA项目设计而言,如果能够顺利通过相关的设计规则,并确认无误,则所设计的过程可以认为是完全正确的,FPGA所运行的结果与项目设计目标完全一致。原创 2020-11-30 22:37:18 · 418 阅读 · 0 评论 -
Xilinx FIFO Generator 需注意非对称位宽
在FIFO的使用中,经常会涉及到非对称位宽的情况,比如输入位宽为`32 bit`,输出位宽为`64 bit`;原创 2020-11-11 22:25:02 · 2487 阅读 · 1 评论 -
Xilinx FIFO Generator 需要注意Actual Depth
又是没有仔细看手册掉入的坑,提醒一定注意例化FIFO的时候,注意FIFO的实际深度`Actual Depth`;原创 2020-11-02 21:30:58 · 1394 阅读 · 3 评论 -
Xilinx FIFO Generator 需要注意RST复位
记录在使用Xilinx的FIFO Generate的时候遇到的问题(modelsim仿真和ILA都能遇到);原创 2020-10-28 21:58:28 · 13384 阅读 · 21 评论 -
Vivado中使用ILA抓不到波形?
记录之前遇到过的问题:使用`ILA`进行在线调试,烧录`bit`及`ltx`文件,运行仿真的时候没有波形产生。原创 2020-10-22 22:28:54 · 12527 阅读 · 0 评论 -
脚本快速创建vivado工程
意识到程序的版本管理,不能像以前一样乱糟糟了,就慢慢坚持使用Git进行代码管理。搭配脚本快速创建统一的工程目录,用起来真是方便。原创 2020-10-21 20:13:08 · 1547 阅读 · 4 评论 -
XDC文件注释必须要另起一行
XDC文件注释必须要另起一行**请谨记标题**,这个标题可以帮你减少一个星期的调试时间;原创 2020-07-30 20:40:16 · 4575 阅读 · 3 评论 -
Xilinx LVDS Output——原语调用
根据上一篇[Xilinx LVDS Output——OSERDESE2](https://blog.csdn.net/sinat_31206523/article/details/107325880)说的内容,先例化出`OSEREDSE2`模块;原创 2020-07-14 20:01:24 · 4742 阅读 · 6 评论 -
Xilinx LVDS Output——OSERDESE2
先这么理解`LVDS`输出,目的是将串行数据,变成时钟频率比较高的串行输出;可以拆分为两部分:1. 将串行数据的`clock`进行倍频;2. 将数据排列成倍频之后要输出的顺序;3. 接输出端口,`xdc`约束成`LVDS`输出的电平规格;...原创 2020-07-13 21:50:22 · 5201 阅读 · 3 评论 -
vivado error :[DRC UCIO-1] Unconstrained Logical Port:
在重新调整过程序之后,发现了一个没有遇到的error提示,详细情况如下:原创 2020-07-13 21:31:25 · 10941 阅读 · 4 评论 -
FPGA设计的心脏——时钟电路
时钟的概念,是数字电路设计的基础,如果时钟噪声非常大,或者没有跟数据同步,对于设计来说,无疑是失败的。好在FPGA平台,对时钟的设计考虑的非常周到。原创 2020-06-13 22:35:55 · 5862 阅读 · 0 评论 -
关于时序约束的文章收藏
最近都在整理Vivado的程序,关于时序约束的问题;写的程序,modelsim的RTL级仿真都是符合逻辑的,但是编译完之后下载到板子上,就会出现一系列的问题。大多数都是因为时序约束的问题;之前对于时序约束概念比较少,只知道一些主时钟的约束,显然是不够的,因此在网上疯狂找vivado相关的时序约束,目前找到的有不少,先综合记录收藏。原创 2020-04-26 21:06:11 · 488 阅读 · 0 评论 -
Testbench的模板_自用
因为建立Xilinx工程的时候,会需要联合modelsim进行仿真,同样会写Testbench,所以,这次就留一个Testbench的模板,以防止后面重复性操作。原创 2020-04-11 11:59:57 · 1304 阅读 · 0 评论 -
Vivado调用Modelsim默认仿真条件设置
修改3处的1000ns为1000us,那么在下次生成仿真文件的时候,就会是默认的1000us了。自己记录一下,还挺有用的。原创 2020-04-08 12:51:44 · 7004 阅读 · 0 评论 -
关于Testbench的知识(内含例程)
关于Testbench的知识(内含例程)原创 2020-03-07 14:04:40 · 2648 阅读 · 2 评论 -
解决Vivado与modelsim仿真卡在Executing analysis and compilation step
解决Vivado与modelsim仿真卡在Executing analysis and compilation step原创 2020-01-06 23:33:46 · 17324 阅读 · 13 评论 -
FPGA设计经验--前人们的
FPGA设计经验–前人们的硬件设计原则速度与面积平衡和互换原则: 一个设计如果时序余量较大,所能跑的频率远高于设计要求,能可以通过模块复用来减少整个设计消耗的芯片面积,这就是用速度优势换面积的节约;原创 2018-09-28 23:13:44 · 582 阅读 · 0 评论 -
FPGA DESIGN —— IO BANK VIEW
FPGA IO BANK VIEW以前看到过官网提供excel类型的IO BANK的示意图,但是后来找不到了,就自己从软件里面生成吧,看上去都差不多,而且还附带解释图,挺好的。FPGA Type: Cyclone V - 5CEFA7F27C6Software: Quartus II 13.0 sp1Steps目前为前期评估阶段,需要对I/O的资源按照不同的BANK处理,针对一些I/O...原创 2018-09-19 11:40:35 · 2131 阅读 · 0 评论 -
IP核开发流程
IP核开发流程设计如下几个部分:- IP核开发指南编写;- IP核的设计;- IP核的验证。原创 2017-11-20 09:10:02 · 7093 阅读 · 0 评论 -
FPGA的软核,硬核以及固核的概念
FPGA的软核,硬核以及固核的概念IP核是什么现在的FPGA设计,规模巨大而且功能复杂,因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是:对于较为通用的部分可以重用现有的功能模块,而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码,而是直接调用Windows提供的API就行了。 这种功能模块我们称作...原创 2018-09-04 23:49:22 · 1608 阅读 · 0 评论 -
NorFlash、NandFlash、eMMC比较区别
NorFlash、NandFlash、eMMC比较区别文章为来自 VeryARM 的经验分享。从这里开始快闪存储器 Flash Memory ,是一种 电子式可清楚程序化只读存储器的形式 ,允许在操作总被多次擦或写的存储器。这种科技主要用于一般性数据存储,以及在电脑与其他数字产品间交换传输数据,如存储卡与U盘。闪存是非易失性的存储器,所以单就保存数据而言, 它是不需要消耗电力的 。与硬盘...转载 2018-10-17 19:28:45 · 436 阅读 · 0 评论 -
Altera FPGA 差分信号初识(1)
Altera FPGA 差分信号初识(1)Differential Signaling以下介绍来源于维基百科Differential Signaling:原创 2018-11-29 10:46:10 · 2597 阅读 · 0 评论 -
Altera FPGA 差分信号初识(2)
Altera FPGA 差分信号初识(2)低压差分信号(LVDS)低电压差分信号 ,或LVDS,也称为TIA / EIA-644,是一个技术标准,它指定的电特性的差分,串行 通信协议。原创 2018-11-29 15:11:14 · 3209 阅读 · 0 评论 -
Altera FPGA 差分信号初识(3)
Altera FPGA 差分信号初识(3)有了之前的了解,就可以开始试试用FPGA产生差分波形了。这次需求是mini-LVDS,先拿手头的锆石A4开发板试试。原创 2018-12-04 19:29:10 · 6398 阅读 · 13 评论 -
解决 Quartus Prime 18.0 编译之后打不开PLL Megawizard 的问题
解决 Quartus Prime 18.0 编译之后打不开PLL Megawizard 的问题Background不多说,使用Quartus II 13.0 的工程 挪到 Quartus Prime 18.0 下编译之后,在Project Navigator中 的Hierachy下,不能双击IP核打开 Megawizard原创 2019-02-02 13:20:13 · 6954 阅读 · 5 评论 -
FPGA设计之首——Altera FPGA 选型及官网文档阅读
FPGA设计之首——选型及官网文档阅读本文讲述FPGA设计开始的地方,即芯片选型及官网文档阅读。官网文档阅读则贯穿整个开发阶段,像我这样对于FPGA不懂的小白,就需要花很多时间在阅读官网文档上,这些文档会帮助你一步步脱坑。原创 2019-04-10 23:29:12 · 7537 阅读 · 0 评论 -
解决Quartus Prime18.0 安装USB-Blaster驱动导致蓝屏的问题
解决Quartus Prime 18.0 安装USB-Blaster驱动导致蓝屏的问题这是我见过的最深的坑,不知道官网怎么想的,这么个的问题都能出现。原创 2019-04-11 10:49:05 · 6770 阅读 · 15 评论 -
数字地-DGND与模拟-AGND地的大学问
数字地-DGND与模拟-AGND地的大学问关于电路中的地,以我们最常用的MSP430系统作为例子吧。电路中地是一个电路中公共电平参考点,不管是电路还是电源都以这地作为基准。而这次我们要说的是“数字地和模拟地之间的连接与关系”,原创 2019-07-03 20:42:39 · 4656 阅读 · 0 评论 -
FPGA模块设计“瀑布模型”
开发设计过程中“瀑布模型”各步骤的主要任务体系结构设计。原创 2017-10-13 13:54:35 · 510 阅读 · 0 评论