Verilog状态机转换条件要在一个时钟域

最新推荐文章于 2023-11-01 18:01:04 发布
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分类专栏： # Verilog HDL语言及设计 文章标签： Verilog 状态机 FSM 跨时钟域
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Verilog状态机转换条件要在一个时钟域

问题

最近在设计三段式状态机时，状态转换部分中，使用了两个时钟域下的信号作为状态转换的条件。由于时钟不同步，状态切换不理想，导致状态机状态不稳定，产生很多时间非常短的状态，这不是预期出现的结果。

解决

上述问题的状态转换条件使用的是异步FIFO的prog_full信号和empty信号。

众所周知，异步FIFO本身用于多bit数据夸时钟域的设计，即prog_full是wr_clk时钟域的，而empty信号是rd_clk时钟域的。

为了使得状态机在同一个时钟域下工作，本设计将empty信号在wr_clk时钟域下进行两拍的Delay，使得信号在wr_clk时钟域下稳定，而后再作为状态转换的条件接入至FSM。

总结

Verilog状态机设计时候，状态转换条件务必在一个时钟域，可以通过两级D触发器的形式进行跨时钟与的转换。

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