调研国内开展星上实时处理的相关工作。
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北京理工
FPGA_CS
2016年，刘小宁等人[6]在FPGA平台上研究了以下星上SAR实时成像处理的相关关键技术：
- 对星载 SAR 成像算法、星上 SAR 实时成像核心处理器和系统架构进行研究。选择了以 FPGA 为核心处理器实现 CS 成像算法作为构建星上 SAR 实时成像处理系统的技术途径，提出了标准化、模块化、可扩展的星上 SAR 实时成像处理系统架构。
- 针对星载 SAR 成像算法在 FPGA 实现中遇到的运算量大、实时性不足等问题，对多普勒参数估计方法进行选择和优化，研究了相位补偿因子对成像精度和实时性的影响，提出了一种补偿因子区域不变的 CS 成像算法。该方法在保证星载 SAR 算法成像质量的前提下，能够有效减小补偿因子的计算量，提高 SAR 成像算法处理效率。
- 针对 SAR 成像处理过程中转置存储器的数据访问效率过低的问题，对 SAR 成像处理矩阵转置存储方法进行研究，提出了矩阵分块三维映射法和矩阵分块交叉映射法。这两种转置存储方法充分利用了转置存储器的数据访问时序特性，能够有效提高SAR 成像处理过程中转置存储器的数据访问效率，提高 SAR 成像处理实时性。
- 针对星载 SAR 成像算法中多种超越运算的 FPGA 实现占用资源过大的问题，对实现正余弦、反正切函数的传统 CORDIC 算法进行了角度覆盖范围、硬件资源、运算精度等方面的优化和改进，同时对实现反正余弦函数的双迭代结构的 CORDIC 算法进行了改进，解决了原算法计算结果超出反正余弦函数值域的问题，进而实现了一种多模式 CORDIC 算法，能够实现正余弦函数和反正余弦函数运算的实时切换，在正余弦、反正余弦函数都需要的算法实现中能够有效减少硬件资源占用。
基于以上关键技术，设计原理样机，其系统结构如下图所示。
部分参数与指标如下表所示
| 监控单元、主控节点FPGA型号 | Virtex5 FPGA XC5VLX30T | |
| 处理单元、输入输出单元FPGA型号 | Virtex6 FPGA XC6VSX315T | |
| 处理能力 | >100 GFLOPS | |
| 存储能力 | 32 GB | DDR3， 可拓展 |
| 体积 | 32cm*24cm*20cm | |
| 重量 | <10kg | |
| 功耗 | <80W | 两块SAR成像处理板卡 |
| 成像算法 | CS | 聚焦深度 |
基于以上参数，该样机的成像处理时间如下表所示。
文献[6]以构建星上SAR实时成像处理系统为目的，研究工作围绕以FPGA为核心处理器实现星上SAR实时成像处理，分别从算法层面、系统层面、底层运算实现方面研究了星载SAR成像算法的实时性优化、SAR实时成像处理矩阵转置存储方法及SAR成像算法中的多种超越函数的实现等，为实现星上SAR实时成像处理奠定技术基础。
文献[7]围绕在轨SAR实时处理对FFT处理器的需求展开，分别从FFT处理器结构、FFT处理器数据格式和FFT处理器在实际系统中的协同高效运行三个方面进行适合在轨SAR实时处理的FFT处理器实现研究。
下表给出了基于FPGA的CS成像算法的处理指标。
综上所述，基于FPGA的成像处理算法，处理16384*16384的数据时，耗时约为10s.
GPU_CS
文献[8]基于TX-2嵌入式开发板对滑动聚束SAR成像算法进行高效移植及优化加速．TX-2的内存虽然高达8GB，但由于其内存－显存共享设计的特性，若无法合理分配内存资源很容易导致内存不足．对此，本设计依托滑动聚束式SAR处理流程，提出了一种基于TX-2的内存复用方案，在一定程度上有效解决了TX-2内存不足的问题；再利用zero-copy技术进行实时数据传输，解决了传统模式下通 过PCIe数传带来的处理瓶颈与资源浪费．在计算加速层次，本设计借助CUDA通用并行计算架构，将需要海量计算的环节，如方位向去斜、CS因子相乘、FFT等，都做了大规模并行化处理，最终实现16384*16384点滑动聚束SAR精确成像。
下表给出了1m分辨率的成像处理结果。
可以看出，上述算法处理16384*18384的数据，用时约10s，但是的方位向处理结果不尽如意。
西电
基于FPGA+多核DSP的SAR/InSAR实时信号处理
为满足SAR/In SAR实时信号处理系统与测控系统的可靠通信，文献[9]在详细研究1553B 总线协议与 BU-61580 协议芯片的基础上，设计并实现了基于FPGA与BU-61580协议芯片的1553B远程终端（RT），实现了与测控系统的实时正确通信。另外，为了将SAR/In SAR实时信号处理系统的产品发送给上位机，由上位机进行后续处理，本文以LVDS异步串行发送器作为桥梁来实现上位机与实时信号处理系统之间的正确通信。
文献[9]完成了SAR/In SAR半实物实验系统的搭建，并完成系统的联合调试与性能分析。首先，对系统前端AD采样的双沿数据进行组合，并通过采样实测数据说明其对于干涉相位以及干涉高程精度的影响，在主辅天线通道特性较好的情况下，需进行通道间误差估计与校正，以提高主辅图像间的相干性，进而提高干涉高程测量的精度；其次，实现了完整的高速运动平台SAR/In SAR的实时DEM生成，重点对In SAR处理过程中的无地面精确控制点时绝对相位模糊估计步骤进行了研究，对于有高程起伏的场景，利用粗DEM来解算模糊数；最后，分别在仿真环境下和半实物仿真环境下，对SAR/In SAR实时信号处理系统进行实验验证。在仿真环境下，通过左路DSP、右路DSP、左路DSP的三帧实时结果图，验证了“乒乓”工作模式的正确性，同时，对每一帧的DEM结果与基准DEM图比较，说明了SAR/In SAR实时处理算法的有效性。在半实物仿真环境下，通过一路DSP的实时DEM结果图与基准DEM图的比较，验证了SAR/In SAR实时系统的有效性和正确性。文献[10]对TMS3020C66788 (DSP)的 SAR/In SAR实时信号处理系统进行了研究。
文献[11]采用了现场可编程门阵列（FPGA）＋数字信号处理器（DSP）的实 施方案，实现了基于Xilinx公司Kintex 7 FPGA和TMS3020C66788 (DSP)高性能实时信号处理平台，可满足雷达成像系统的算法需求。
MPSOC+CS （2020）
硬件平台：MPSoC
成像时间：39.95s
成像算法：CS
文献[12]提出的系统完成 32768×32768 样本点的成像处理耗时39.95s。实验结果表明，本文设计的SAR成像处理系统具有良好的稳定性，能够实现0.3m、0.5m和1m三种分辨率的SAR图像，提高了实时成像的处理速度，增加了成像的样本点数，降低了系统的功耗和复杂度。
显然上表所示指标是加窗后的，没有无窗的处理结果，所以不能评价其算法的实际性能。
南航
FPGA+PGA+视频/条带SAR(2019)
硬件平台：V7-690T
成像时间：5.92s
成像模式：条带SAR
成像算法：PGA+子孔径
文献[13]研究星载SAR实时成像处理系统的FPGA设计和实现：
- 分析了极坐标格式算法原理以及步骤,针对星载SAR方位向带宽与脉冲重复频率PRF的比值较大,采用PFA算法直接处理会导致方位向的图像混叠的问题,采用基于PFA的子孔径成像及其图像拼接算法,将大带宽的星载SAR数据划分为若干有重叠部分的子孔径并完成成像处理。
- 针对扇贝效应、图像拼接、多普勒中心估计、以及图像方位向的聚焦精度等问题分别讨论了对应的解决方案。
- 实现了星载SAR成像算法到FPGA芯片映射,整个系统划分为数据传输转置模块(星载SAR回波数据到FPGA芯片的传输以及数据本身的缓存和转置)、雷达参数计算模块(根据已有的雷达参数计算后续模块需要的参数并存储)、多普勒中心频率估计模块(精确估计多普勒中心频率以提高图像质量)、子孔径PFA算法处理模块(基于PCS与Sinc插值的级联实现对子孔径数据的两维压缩成像)、图像拼接显示模块(多个子孔径图像做辐射校正及其图像的配准与拼接)和自聚焦算法模块(估计补偿相位误差以获得高分辨率SAR图像)六个具体算法功能子模块。对上述六个模块的硬件实现与设计优化分别做了深入的研究。
- 构建了一种多脉冲并行处理的硬件结构,采用并行处理的方式将第成像处理速度提升为原来的2~4倍,达5帧/秒,满足视频SAR成像所需的处理速度。
- 基于Sentinel-1卫星实测数据对本系统进行了验证和分析,在系统工作频率200MHz情况下,能够在5.92s内实现8192*8192像素点的32位单精度浮点数据成像处理,高精度、高质量的实测数据成像结果充分验证了该系统的有效性。
北京空间飞行器总体设计部
FPGA_CS
文献[14]整理了条带、聚束、扫描、TOPS 模式下CS成像算法的流程，如下图所示，并将CS算法中的“复乘-FFT/IFFT”看成一个主体运算步骤，反复执行多次，并提炼为基本运算单元。
由上图可以看出，SAR成像处理算法由大量FFT/IFFT操作组成，因此FFT/IFFT运算效率直接影响整个算法的实现效率。针对这一情况，文献[14]提出了基于高速并行化混合FFT阵列加速的SAR成像实现架构。如下图所示，距离向处理和方位向处理较为独立，因此采用分布式并行流水FFT计算方法，设计一种可动态重构的脉冲压缩处理实现架构，建立计算精度误差模型，自主调度定／浮点计算，在有效降低硬件资源占用的同时，保障了成像计算的实时性。
文献[14]算法在Xilinx公司XC7K325T中实现占用硬件资源情况如下表示。
本文设计采用顺序输入和逆序输出的16bit定点FFT处 理，逆序输入和顺序输出的单精度浮点IFFT处理方法。在处理精度损失不影响成像图像质量时，相对于传统顺序输入顺序输出FFT/IFFT单精度浮点处理方法有效节省Block RAM 50%以上，DSPSlices 40%以上，LUTs 15以上，处理延时降低50%以上，如下表所示。
XC7K325T的功耗为4.2W，考虑电源转化效能（预设电源转换效率为75%）问题，功耗估计为5.8Ｗ，相对于传统基于FPGA+DSP的处理架构，达到同样的处理效率，功耗至少为25W以上。
本文对SAR成像处理算法改进的手段主要包括两部分：改变FFT的处理架构、适当降低处理精度，通过上述改进，成像处理效率有明显提升，同时图像质量损失比较小。但是论文没有描述不同模式下，图像的质量。
电子科大
FPGA+DSP_ωK
为了满足雷达成像信号处理系统大数据处理、快速实时性和高集成度的需求，文献[11]设计和实现了基于TMS320C6678芯片的雷达信号处理机; TMS320C6678内部集成了8个C66x内核，主频最高为1.25 GHz， 能提供高达160GFLOPS的浮点运算性能;本系统采用了FPGA搭配DSP的实施方案，实现了基于一片Kintex7 FPGA 和一片TMS320C6678 高性能实时信号处理平台，可满足雷达成像系统的算法需求， 具有较强的实用价值。
本系统充分利用 FPGA 的流水性能和多核DSP 的并行处理能力，将算法合理分配到不同的处理器中，总体成像算法流程如下图所示。具体来说，处理系统接收从前端传来的雷达回波数据，通过 AD 对原始数据进行采样即模数转换， 采样后的数据送至 FPGA 进行数字下变频和距离向脉冲压缩操作。脉压后的基带信号以脉冲重复频率通过 SＲIO 接口实时将每个脉冲的回波数据发送至 DSP 进行剩余成像算法的处理。DSP 处理完成后的图像数据可以进一步用来实 现图像匹配和平台定位，满足平台精确制导的需求。
参考文献
1. Bamler, R., A comparison of range-Doppler and wavenumber domain SAR focusing algorithms. IEEE Transactions on Geoscience & Remote Sensing, 1992. 30(4): p. 706-713.
2. Raney, R.K., et al., Precision SAR processing using chirp scaling. IEEE Transactions on Geoscience & Remote Sensing, 1994. 32(4): p. 786-799.
3. Runge, H. and R. Bamler. A Novel High Precision SAR Focussing Algorithm Based On Chirp Scaling. in Geoscience and Remote Sensing Symposium, 1992. IGARSS '92. International. 1992.
4. 孟大地, et al., 基于NVIDIA GPU的机载SAR实时成像处理算法CUDA设计与实现. 雷达学报, 2013. 2(04): p. 481-491.
5. Fan, Z., et al., Accelerating Spaceborne SAR Imaging Using Multiple CPU/GPU Deep Collaborative Computing. Sensors, 2016. 16(4): p. 494.
6. 刘小宁, 星上SAR实时成像处理关键技术研究. 2016, 北京理工大学.
7. 杨晨, 面向在轨SAR实时处理的FFT处理器结构及VLSI实现研究. 2017, 北京理工大学.
8. 胡善清, et al., 嵌入式GPU滑动聚束SAR实时成像方法. 北京理工大学学报. 40(9): p. 8.
9. 张玮, 基于FPGA+多核DSP的SAR/InSAR实时信号处理系统研究. 2015, 西安电子科技大学.
10. 蔡丽美, 基于FPGA+ADSP的SAR/InSAR实时信号处理研究. 2015, 西安电子科技大学.
11. 王鹏飞, 樊勇, and 经富贵, 基于多核6678的雷达成像信号处理机设计. 兵器装备工程学报, 2017. 38(05): p. 151-154.
12. 王康景, 基于ZYNQ MPSOC的实时高分辨率SAR成像处理系统. 2020, 西安电子科技大学.
13. 崔爱欣, 基于FPGA的星载SAR成像信号处理技术. 2019, 南京航空航天大学.
14. 李宗凌, et al., 星载SAR在轨成像及舰船目标检测方法. 航天器工程, 2018. 27(06): p. 41-47.
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