Designing_With_EZ-USB_FX2LP_Slave_FIFO_Interface-Source Code_Verilog——Stream In

最新推荐文章于 2022-09-26 15:40:41 发布

snaking616

最新推荐文章于 2022-09-26 15:40:41 发布

阅读量431

点赞数

分类专栏： USB接口开发文章标签： FX2LP fifo stream in

本文链接：https://blog.csdn.net/snaking616/article/details/82897822

版权

USB接口开发专栏收录该内容

20 篇文章 126 订阅 ¥9.90 ¥99.00

订阅专栏

该博客详细介绍了如何在FPGA中设计一个基于EZ-USB FX2LP的Slave FIFO接口，特别是针对Stream In功能。提供了Verilog源代码文件（fx2lp_slaveFIFO2b_streamIN_fpga_top.v）以及时钟发生器（clk_wiz_v3_6.v）的实现，并且附带了相应的约束文件（fx2lp_slaveFIFO2b_streamIN_fpga_top.ucf），帮助开发者理解和实现该接口。

摘要由CSDN通过智能技术生成

（1）fx2lp_slaveFIFO2b_streamIN_fpga_top.v

module fx2lp_slaveFIFO2b_streamIN_fpga_top(
//	reset_n,
	fdata,  
        faddr,  
        slrd,   
        slwr,   
        sloe,              
        flagd,  
        flaga,  
        clk,    
        clk_out,
	pkt_end,
	done,
	sync,
	dbug_sig
);

//input reset_n;
inout [15:0]fdata;
input flaga;
input flagd;
input clk;

output clk_out; 
output [1:0]faddr;
output sloe;
output slwr;
output slrd;
output pkt_end;
output done;
input sync;

output dbug_sig;

reg slrd_n;
reg slwr_n;
reg sloe_n;
reg slrd_d_n;

reg [7:0] fifo_data_in;
reg [7:0] fifo_data_out;
reg [16:0] data_out1;
//reg [7:0] data_out2;

wire reset_n;

parameter stream_in_idle   = 1'b0;
parameter stream_in_write  = 1'b1;

reg cu

了解本专栏