锁存器的缺点

为什么要避免使用锁存器

锁存器会为设计增加各种各样的问题。虽然锁存器是与寄存器相似的存储器件，但是他们有根本的区别。

1.锁存器是连同模式的，即在数据输入和输出之间存在直接通路。输入端的毛刺能传递到输出端。
2.不利于时序分析。静态时序分析器通常会做出与锁存器透明有关的错误假设，并要么发现通过数据输入端口的伪路劲丢失。锁存器本身的时序也是模糊的，例如，在分析含D锁存器的电路时，工具无法确定你是想在时钟前沿还是在时钟后沿将数据传输到输出端。大多数情况下，只有原始设计者才知道设计的全部意图，这就意味着其他设计者很难移植同样的设计或复用代码。
3.**锁存器常常使电路不可测。**大多数可测性设计（Design For Test,DFT）工具和自动测试程序生成器（Automatic Test Program Generator,ATPG）都不能很好地处理锁存器。
4.在FPGA设计中锁存器会消耗更多的逻辑资源,因为FPGA内部并没有对应的锁存器期间，他是寄存器密集型的，所以使用锁存器的设计会占用更多的逻辑，并且比使用寄存器的设计性能更低。