关于扰码器设计的前期铺垫

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最近在设计扰码解扰，比较麻烦。前期铺垫文就不在烘托背景与应用。

首先扰码器的设计离不开移位寄存器，那么移位寄存器的设计，首先长度即移位寄存器的寄存器个数应该由输入位长决定，但是输入与输出之间的关系，例如第一位输入和第一位输出之间的关系，离不开这位之后几位的取值。而具体是几位，还是要看寄存器的个数的。

现在的疑问在于如何确定本源多项式以及如何做并行化处理。

并行化处理时将数据一次性读入8位，是不是应该同时输出8位，但是输出时需要他之后的几位该如何处理？

近期本部分内容结束之后将会系统的记录下来的。