SOC芯片门级仿真失败的原因分析及其解决办法

一、跨时钟域

SOC芯片中存在数量众多的时钟域，为了解决时钟域之间的通信或数据交互问题，一种常用的方案是使用两级同步触发器进行同步(俗称打两拍)，来自另一个时钟域的信号传输到本时钟域，由于该信号并没有同步到本时钟域，因此其有可能在建立时间或保持时间窗口内发生跳变，从而导致第一级触发器出现亚稳态，即第一级触发器输出x，如果第一级触发器可以在一个时钟周期内从亚稳态回到稳定状态，那么第二级触发器就不会出现亚稳态，即两级同步阻断了亚稳态的传播。

门级仿真使用的是网表(netlist)，网表中是一个个cell，这些cell是标准单元库中的标准单元，如触发器DFF，由于是软件仿真，所以这里的DFF并不是实际的电路，而是DFF的模型，当异步信号在建立时间或保持时间的窗口内发生跳变，DFF模型将输出x，但其没办法像实际电路一样，在一个时钟周期内从亚稳态回到稳定状态，因此x会一级一级的往后传播，这就是软件仿真与实际电路之间的GAP，显然这并不是时序问题，解决这个问题的办法是不对同步一级做时序检查。

解决办法虽然很简单，但是必须确定是跨时钟域的两级同步问题，即同步一级的上一级是异步时钟域，且上一级的输出是稳定态，不然容易隐藏真正的时序问题。前面讲到，门级仿真中出现的x会一级一级往后传播，而门级仿真是时钟驱动的，因此log中打印的timing violation是分时间先后的，后面的timing violation可能是由前面的timing violation造成的，因此在门级仿真debug时，总是分析log中的第一条timing violation，并结合schematic和波形确定该timing violation是不是由跨时钟域造成的。实际上，可能同时存在多条时序路径的跨时钟域导致门级仿真失败，按照上面的方案，可能只是解决了一条时序路径的跨时钟域，而门级仿真较慢，解决所有时序路径的跨时钟域可能需要大量的时间，因此这种方案就时间成本而言并不是最好的方案。为了节省门级仿真时间，可以结合功能仿真的schematic与门级仿真的schematic，找出所有跨时钟域的时序路径，并指示仿真器不对这些时序路径进行时序检查，因为后端在做静态时序分析时，会略过跨时钟域部分的时序分析，所以后端是可以找出所有用于跨时钟域的两级同步触发器，在实际验证中，后端会向前端提供一个文件，里面是用于跨时钟域的第一级同步触发器。