SystemVerilog语法拾遗
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数字验证Kane陈
这个作者很懒,什么都没留下…
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SystemVerilog中数组的维度相关概念解析
多维数组的例子如下再引申一下看看多维数组的下标对应情况下面是sv语法中的描述:可见在进行多维数组引用时,packed部分的维度在引用时比unpacked部分要高,unpacked部分的维度越靠近数组名越低,packed部分也是越靠近数组名越低。原创 2024-06-19 10:27:13 · 640 阅读 · 1 评论 -
[SystemVerilog语法拾遗] 一文讲清楚SystemVerilog中的阻塞赋值与非阻塞赋值
一文讲清楚SystemVerilog中的阻塞赋值与非阻塞赋值原创 2024-03-22 14:32:49 · 1490 阅读 · 0 评论 -
[SystemVerilog语法拾遗] SystemVerilog中的宏使用详解
合理的使用宏可以大大简化我们在使用SystemVerilog编写代码的工作量,如果你不熟悉宏的使用,不仅降低写代码的效率,同时在阅读别人写的代码时也会产生诸多困惑,这里的例子将揭开","这些宏中常用的符号的含义以及如何使用它们的神秘面纱。我们还将探索UVM源代码中的一些宏,并建立编写宏的风格指南。在我们开始之前有一个警告:过度使用宏可能会导致代码可读性降低,所以使用宏一定要尽可能的再简化代码的前提下不要因为对代码的过度封装而影响其可读性。宏是使用define编译器指令创建的代码段。翻译 2023-10-11 14:19:58 · 871 阅读 · 0 评论 -
[SystemVerilog语法拾遗] ===和!==运算符使用注意事项
本文讨论的四值运算符===和!==的使用场景以及注意事项,希望能对大家验证过程中写模型有所帮助。原创 2023-10-07 16:36:45 · 505 阅读 · 0 评论 -
[SystemVerilog语法拾遗] 不同类型的数组作为方法参数时使用区别
不同类型的数组作为方法参数时使用区别原创 2023-10-07 16:19:07 · 181 阅读 · 0 评论 -
[SystemVerilog语法拾遗] systemverilog中各种延时方式详解
systemverilog中各种延时原创 2023-10-07 16:29:03 · 2362 阅读 · 0 评论 -
[SystemVerilog语法拾遗] systemverilog中task的局部变量串扰问题
systemverilog中task的局部变量串扰问题原创 2023-10-07 16:32:29 · 177 阅读 · 0 评论 -
[SystemVerilog语法拾遗] 谈谈inout和ref区别
systemverilog中inout和ref区别原创 2023-10-07 16:11:47 · 175 阅读 · 0 评论 -
[SystemVerilog语法拾遗] 类作用符::使用总结
systemverilog中类作用符::使用总结原创 2023-10-07 16:10:14 · 98 阅读 · 0 评论 -
[SystemVerilog语法拾遗] 关于package使用时的一些注意事项
介绍了systemverilog中package的使用原创 2023-10-07 15:52:09 · 571 阅读 · 0 评论 -
[SystemVerilog语法拾遗] 关于process类的使用
systemverilog中process的使用原创 2023-10-07 15:42:01 · 528 阅读 · 0 评论 -
[SystemVerilog语法拾遗] SV 中Hierarchy reference的动态调用
以上在interface 中实现,也可以在module 中实现。利用以上方法,大大提高代码复用性和可维护性。原创 2023-08-17 13:54:53 · 321 阅读 · 1 评论 -
[SystemVerilog语法拾遗] 谈谈foreach使用时数组下标对遍历顺序的影响
通常我们在使用foreach遍历数组元素的时候不像for循环那么直观的知道循环变量的值的变化顺序以及step大小,foreach有自己一套遍历顺序,且默认step为1,在使用多维数组的遍历时遍历顺序有时候就会对结果产生重大影响,尤其是当我们在foreach循环中添加队列操作时,所以有必要通过一个实验来对foreach遍历顺序做个系统的总结。1、foreach的第一个维度是定义在[LSB1:MSB1],最后一个维度为[LSB0:MSB0],中间维度按顺序定义在[LSB1:MSB1]的右侧。原创 2023-08-17 13:42:30 · 451 阅读 · 0 评论