[SystemVerilog语法拾遗] SV 中Hierarchy reference的动态调用

使用背景

对于有些module我们在tb顶层可能会例化若干次，例如SSD产品会外挂多个flash模组，这时我们在仿真验证的时候就需要例化多个flash model，而我们对flash model利用backdoor的方式进行初始化的时候就需要通过hierarchy的方式进行引用内部的task/function或者signal，如果例化多次就需要如下图所示的写若干行结构类似的代码。

我们可以看到，主要代码只是调用的index不相同，但是却不得不这么写。由于Verilog Design 的Hierarchy 是属于static的，也就是在没开始运行前， tb.flash_model[1]… 这些引用都会解析一遍，在运行时不会解析。因此无法用for循环来实现缩短代码。导致这个文件相当大，而且当FLASH颗粒发生变化的时候，特别是减少的时候，无法动态改变，需要再修改代码，复用性不好。

解决方法

我们寻求一种解决方案，可以使用for循环的方式对代码中的重复项进行复用，即满足语法规范，又可以实现复用增加代码的可读性。

下面介绍一种方法实现这样的功能

1. 申明一个virtual class:

2. 用generate 批量产生产生子类，并定义包含hierarchy的backdoor write/read task

3. 创建子类，并赋于第一步定义的flash_mem_model

4. 使用for循环调用flash_mem_model ，其中的ch和ce分别是两个循环变量，间接实现调用各个hierarchy下的backdoor任务

总结

以上在interface 中实现，也可以在module 中实现。 利用以上方法，大大提高代码复用性和可维护性。