VHDL 学习笔记2 操作符

赋值操作符

:=用于对常量（CONSTANT）和变量（VARIABLE）的赋值，<=用于对信号（SIGNAL）的赋值

并置操作符 &

'0' & '1' & '1' 结果为 '011'

在std_logic_unsigned 包中预定义了 操作符 

+  - * / =  加减乘除等

>=  大于等于

<=  小于等于

> 大于

<  小于

/= 不等

and 且

等操作符。

对于integer   std_logic   std_logic_vector 的操作均有重载，允许不同数据类型的数据进行运算。

 

摘自其他文章

• 混合运算符 （miscellaneous operators）：
  • 乘方 **
  • 取绝对值 abs
  • 非 not
• 求积运算符（multiplying operators）：
  • 乘 *
  • 除 /
  • 取模 mod
  • 取余 rem
• 符号运算符（sign operators）：
  • 正 +
  • 负 -
• 加法运算符（adding operators）：
  • 加 +
  • 减 -
  • 并置/连接 &
• 移位运算符（shift operators）：
  • 逻辑左移 sll
  • 逻辑右移 srl
  • 算数左移 sla
  • 算数右移 sra
  • 逻辑循环左移 rol
  • 逻辑循环右移 ror
• 关系运算符（relational operators）：
  • 等于 =
  • 不等于 \=
  • 小于 <
  • 小于等于 <=
  • 大于 >
  • 大于等于 >=