Cadence Allegro 常用类与子类详细说明

1.Anti Etch电气隔离

TOP/Bottom/AIl(顶层/底层/所有电气隔离，主要用于平面分割)

2.Board  Geometry板类

Assembly  Detail (装配细节)

Design Outline(Cutout)/Outline (用于画PCB 外形尺寸)

Dimension (测量尺寸标注)

Ncroute  Path (槽形孔加工路径)

Silkscreen  Top/Bottom(丝印顶/丝印底、可用于PCB 版本号、认证标识、公司LOGO 放置)

Top  Room  (顶层空间)

Soldermask  Top/Bottom (阻焊顶/底、可设置板子顶层或底层某区域裸铜)

3. Component Value(元件值)

Assembly  Top/Bottom  (装配顶层/底层)

Silkscreen  Top/Bottom(丝印顶/丝印底)

4.Constraint Region (区域约束)

Top/Bottom/All(给顶层、底层、所有层放置区域约束)

Outer Layer(外层)

Inner  Singal  Layers (内层信号层)

5.Drawing Format绘图格式

Outline (图纸外形)

Revision/Title Block (修订/标题栏)

Revison/Title Data (修订/标题数据)

6.Etch线路

Top/Bottom  (顶层/底层线路)

7.Manufacturing制造

Autosilk Top/Bottom  (自动丝印顶层/底层)

Details (做板要求)

NC Legend  (用于放置钻孔图表)

Photoplot Outline (光绘输出区域)、

Probe Top/Botttom  (探针顶层/底层)

Xsection Chart (层堆叠图)

8.Package Geometry包装类

Assembly Top/Bottom     (元件装配顶层或底层)、

Dfa   Bound  Top/Bottom   (可装配边界顶层/底层)、

Pastemask Top/Bottom    (元件(助焊)钢网顶层/底层)

Pin Number  (管脚号)

Place Bound Top/Bottom    (元件顶层/底层边界)、

Silkscreen Top/Bottom   (元件丝印顶层/底层)

Soldermask  Top/Bottom   (阻焊(开窗)顶层/底层)

9.Package   Keepin元件放置区

All所有层

10.Package   Keepout元件禁放区

All/Top/Bottom (所有层/顶层/底层)

11 Pin管脚

Soldermask  Top/Bottom  (管脚开窗(阻焊)顶层/底层)、

Pastemask  Top/Bottom  (元件脚钢网(助焊)顶层/底层)

12.Ref Des元件号

Assembly  Top/Bottom     ( 装 配 顶 层 / 底 层 ) 、

Silkscreen  Top/Bottom  (丝印顶层/底层)、

13.Route   Keepin布线区域

All所有层

14.Route    Keepout禁止布线区

All/Top/Bottom(所有层/顶层/底层)

15.Via   Keepout禁止过孔区

All/Top/Bottom (所有层/顶层/底层)