电能质量分析系统核心算法及软件设计
4.1
电能质量分析系统软件结构
电能质量分析系统工作流程如下:系统上电后,
ARM
和
FPGA
进行初始化
配置,随后与上位机建立连接并进行参数设置,将参数传输到
ARM
上,
ARM
通
过
FSMC
总线控制指令传输给
FPGA
,
FPGA
执行相应的命令后将数据传输回
ARM
进行存储以及传输到上位机中进行实时显示。软件设计结构图如图
4-1
所
示。
4.1.1
系统开发流程
Verilog HDL
用于
FPGA
设计中的
RTL
代码编写,描述电路的功能,通过综
合工具将其转换为门级网表,生成比特流文件进行
FPGA
配置
[55]
。
FPGA
开发时
添加约束设置到工程文件中可保证设计的正确性和可靠性,合理分配资源和避免
资源过度占用,从而提高电路的运行速度和效率,优化电路性能,提高工作效率。
通过添加仿真文件到工程中,设计人员可以验证电路在不同情况下的性能和行为,
确保电路按预期工作。
ARM
端工作流程如图
4-2
所示。首先进行初始化配置,包括系统时钟初始
化、读取系统关键配置信息和以及对
FPGA
端进行配置。随后读取来自上位机的
控制信息,例如电压检测、谐波检测控制信号等,对控制信息进行解析并通过
FSMC
总线将其写入寄存器中,以驱动
FPGA
进行相应工作,读取检测完成后电
能质量参数信息并传回
ARM
端进行显示和存储等操作。
4.2 FPGA
软件设计
在
FPGA
系统设计过程中,应遵循功能实现的原则,将系统自上而下划分为
不同的模块,模块之间独立存在,通过在顶层模块中实例化,实现模块之间的协
同工作。采用模块化设计的方法可以提高系统的可重用性、可维护性和可测试性,
减少开发难度和风险。在设计时,需注意各个模块之间接口和数据格式的一致性,
以确保协同工作无缝衔接。
4.2.1
锁相倍频模块
硬件电路实现对电网频率的实时追踪并进行比较整形方波处理,基于
FPGA
的软件设计实现对频率的检测、锁相及倍频处理。相较于硬件实现锁相倍频,软
件实现锁相环灵活性高,可根据系统实际需求进行相应调整。本设计采用全数字
锁相环同步采样,相较于传统组合逻辑实现的数字鉴相器在信号不稳定时易出现
毛刺线下,导致锁相失败,本设计采用基于时序逻辑的数字鉴相器,并在传统锁
相环的基础上增加前馈
鉴频器,在信号突变时加快锁相速度,
将信号
500
倍频后
当作
AD
的采样时钟。全数字锁相环结构图如图
4-3
所示。
全数字锁相环工作原理如下:数字鉴相器对输入信号和重构信号比较出相差,
自适应控制器根据相差输出不同的
K
P
、
K
I
参数控制环路滤波器对相差进行分频
计数,计数值和前馈鉴频器对信号的检测值
A
0
用作数控振荡器的
N
频率控制,
输出同步倍频信号。全数字锁相环的数学模型如图
4-4
所示。
由上图
4-5
,
4-6
可知,当
K
P
固定时,系统的响应速度会随
K
I
数值的增加变
快,但稳定裕度会降低;当
K
I
固定时,增大
K
P
可加快锁定速度,但
K
P
过大时
会增加系统稳态误差。
基于
FPGA
的同步锁相倍频时序仿真如图
4-7
(
a
) 和
4-7
(
b
)所示。