RIFFA2框架硬件接口

单个riffa2通道有两组信号，一组用来接收数据(RX)，一组用来发送数据(TX)。
riffa2简化了接口，并使用fwft语义的FIFO发送/接收数据。
用来接收和发送的时钟可以是异步的。

下表描述了用户侧端口：

DWIDTH的值会是32,64,或128。

当CHNL_RX高时，CHNL_RX_LAST、CHNL_RX_LEN、CHNL_RX_OFF都将是有效的。CHNL_RX_LAST高表明在这次传输之后没有其他transaction了，只要transaction完成用户就可以开始处理接收的数据了。CHNL_RX_LAST也可以被拉低，如果在用户处理接收数据之前有多个事务被发起。

CHNL_RX_OFF是0。如果PC指定了一个偏移值，那么这个值会体现在CHNL_RX_OFF信号上。

用户必须拉高CHNL_RX_ACK信号至少一个周期，以告知已收到该事务。
注意，CHNL_RX_DATA上的数据可能在CHNL_RX_ACK被拉高之前开始到达，但FIFO永远不会溢出。

当CHNL_RX_DATA_REN高且CHNL_RX_DATA_VALID为高时，消耗CHNL_RX_DATA上当前可用的数据。

CHNL_RX信号会保持高电平直到进来的所有数据被写入FIFO。

CHNL_RX可能拉低但是CHNL_RX_DATA_VALID仍然高，这种情况表明FIFO中仍然有待用户读取的数据。

用户可能想要对接收到的word进行计数，并与CHNL_RX_LEN提供的值进行比较，以跟踪预期的数据量。

For upstream transactions, CHNL_TX must be set high.

It must be held high until the channel pulses CHNL_TX_ACK high and all the transaction data is consumed. CHNL_TX_LEN ,CHNL_TX_OFF ,and CHNL_TX_LAST must have valid values until the CHNL_TX_ACK is pulsed.

The CHNL_TX_DATA_OFF value determines where data will start being written in the thread’s receiving byte array. This is measured in 4-byte words.

CHNL_TX_LAST must be 1 for the receiver thread to unblock at the end of the transfer.

Data values asserted on CHNL_TX_DATA are consumed when both CHNL_TX_DATA_VALID and CHNL_TX_DATA_REN are high.

Figure shows a Verilog example. In this example, the user core receives data from the software thread, counts the number 4-byte words received, and then returns the count.

追踪了一下CHNL_RX_CLK信号去向。

发现其最终是作为Riffa channel的RX port侧内部的fwft的异步fifo的读时钟。

CHNL_TX_CLK类似，是作为Riffa channel的TX port侧内部的异步fifo的写时钟。

另外，riffa内部使用的时钟是由pcie ip核输出的user_clk。

CHNL_RX_DATA_REN是作为Riffa channel的RX侧内部fwft模式的异步fifo的读使能。

CHNL_TX_DATA_REN如图，chanel的TX侧内部fifo非空且CHNL_TX拉高的情况下，此信号为高。