超级会员免费看
这篇博客介绍了如何在Vivado 2018.2中配置MicroBlaze处理器并添加AXI Uartlite模块。通过详细的操作步骤，包括网络连线、复位线配置、Block Design的导出与实现，以及引脚配置，最终生成二进制文件。文章旨在帮助读者理解FPGA中的MicroBlaze如何与Uartlite交互并准备SDK开发。
前言
-
Vivado 版本： Vivado 2018.2 + Vivado HLS 2018.2， Vivado HLS 2018.2 用于 SDK 开发，C语言开发
-
创建基于MicroBlaze的 【Block Design】后，添加了 【AXI Uartlite】，发现烧写到FPGA后，没有任何的反应，这时才发现，要想让 microblaze 这个MCU模块工作起来，还需要C语言开发
-
基于
Vivado HLS 2018.2的 SDK开发，也就是 FPGA 就是一个 MCU了，让MCU工作，还得需要MCU工作的程序，如基于SDK开发的C语言程序
操作步骤
添加MicroBlaze及AXI Uartlite
-
Vivado 创建工程，这部分可以参考之前的文章，如 FPGA 学习笔记：Vivado 2019.1 工程创建
-
【Block Design】的创建，这个可以参考之前的文章，如&#
订阅专栏 解锁全文
6259
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
