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RSS订阅转载 FPGA基础知识28(PL控制PS端DDR的设计2)
来自：https://www.cnblogs.com/christsong/p/5674733.html 虽然Xilinx已经将和AXI时序有关的细节都封装起来，给出了官方IP和向导生成自定义IP，用户只需要关注自己的逻辑实现，但是还是有必要简单了解一下AXI的时序，毕竟咱是做硬件设计的。 AXI（Advanced eXtensible Interface）是一种总线协议，该协议是A...
2018-08-24 17:18:22
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转载 FPGA基础知识27(xilinx 高速收发器系列：block ram与Distributed RAM)
来自：https://www.cnblogs.com/JissXbon/p/7619819.html优化方向一：合理使用Blcok RAM和Distributed RAM 1. 均衡Block RAM和Distributed RAM的使用。如果Block RAM使用的过多而Distributed RAM使用的较少，建议将一些小型的FIFO用Distributed RAM来实现...
2018-08-03 17:02:11
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转载 FPGA基础知识26(xilinx 高速收发器系列：Xilinx 7 系列的时钟资源（3）)
来自：http://xilinx.eetrend.com/blog/9764 随着高速互联应用增多，FPGA的高速接口提供了很多互联接口，如DP、SRIO、PCI-E等。这些协议实现的基础都是FPGA底层的高速硬核，GTP、GTX、GTH等。本小结关注一下xilinx为高速IO提供的时钟资源有哪些。提到高速IO的时钟，我们首先看一下参考时钟，大家都知道参考时钟的抖动指标对HSIO的可靠...
2018-08-01 11:15:18
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转载 FPGA基础知识25(xilinx 高速收发器系列：Xilinx 7 系列的时钟资源（2）)
来自：http://xilinx.eetrend.com/blog/9753 面对bufg，bufr，bufio等众多类型的时钟资源，很多工程师会有些困惑，为什么不统一使用呢？原因主要是FPGA是可编程器件，内部的布线资源是很宝贵的。所以根据时钟的驱动能力需求，工程师可以独立选择不同的时钟buffer。 不同的时钟资源，相关的性能指标也是不同的，如图1，在region中如果使用BU...
2018-08-01 11:14:46
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转载 FPGA基础知识24(xilinx 高速收发器系列：Xilinx 7 系列的时钟资源（1）)
来自：http://xilinx.eetrend.com/blog/9748 谈到数字逻辑，谈到FPGA设计，每位工程师都离不开时钟。这里我们简单介绍一下xilinx 7 系列中的时钟资源。时钟设计的好坏，直接影响到布局布线时间、timing的收敛情况，FPGA的时钟设计非常重要，认识FPGA的时钟资源很有必要。 FPGA设计是分模块的，每个模块都有自己的时钟域。FPGA有很多的对...
2018-08-01 11:13:12
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转载 FPGA基础知识23(xilinx 高速收发器系列1：qpll cpll)
来自：http://blog.chinaaet.com/ladywn/p/5100018659# 整理1：Xilinx的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单独的参考时钟，而是以Quad来对串行高速收发器进行分组，四个串行高速收发器和一个COMMOM（QPLL）组成一个Quad，每一个串行高速收发器称为一个Channel。 整理2：QPLL和CPLL...
2018-08-01 10:34:57
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vim verilog自动化工具
2018-11-13
空空如也
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