Verilog学习心得之一-----时钟无缝切换

最新推荐文章于 2024-07-03 08:16:31 发布

poirot12

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文章标签： Verilog 时钟切换

本文链接：https://blog.csdn.net/u010668547/article/details/80250997

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本文深入探讨了Verilog中时钟切换的两种情况，包括相关时钟源和无关时钟源，并通过代码实例解释了如何实现无毛刺的时钟切换。在讨论中提到了时钟切换的潜在问题，如毛刺产生、采样边沿选择以及复位初始化值的影响，旨在帮助理解并优化时钟管理电路设计。

摘要由CSDN通过智能技术生成

本文讨论了时钟切换的两种基本情况以及两种基本电路结构，讨论了一些问题：

下图是一个时钟选择的简单实现以及时序图，使用AND-OR多路复用逻辑，其中SELECT信号为时钟选择信号，如图中所示，直接切换会产生毛刺（glitch）

时钟切换分为两种情况：（1）CLK0与CLK1为相关时钟源，即CLK0与CLK1成整数倍关系；（2）CLK0与CLK1之间没有关系；

（1）CLK0与CLK1为相关时钟源

（2）CLK0与CLK1为无关时钟源

时钟切换源代码：

`timescale 1ns/1ns
module clk_syn_tst (
                rst_n,
                clka, 
                clkb, 
                sel_clkb, 
                clk_o
                   );
input rst_n;
input clka;
input clkb;
input sel_clkb;

output clk_o;

reg    sel_clka_d0;
reg    sel_clka_d1;
reg    sel