Cache中的set和way是啥？

全栈芯片工程师

于 2025-02-15 22:39:49 发布

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文章标签：缓存 mybatis

本文链接：https://blog.csdn.net/u011075954/article/details/145657961

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在计算机体系结构中，缓存（Cache）的设计采用 Set（组） 和 Way（路） 来组织存储结构，以提高访问效率并减少冲突。以下是两者的概念与区别：

01 Cache中的set是什么？

定义
Set 是缓存的逻辑分组单位。每个 Set 包含多个 Way（路），具体数量由缓存的 关联度（Associativity） 决定。例如，一个 4 路组相联缓存中，每个 Set 包含 4 个 Way。
作用
- 地址映射：内存地址通过特定算法（如中间位取模）映射到某个 Set。
- 冲突管理：同一 Set 的不同 Way 可存储映射到该 Set 的多个内存块，减少冲突不命中。
示例
假设缓存总大小为 64KB，采用 4 路组相联（每个 Set 4 个 Way），缓存行（Cache Line）大小为 64B，则：
- Set 数量 = 总大小 / (Way 数 × 行大小) = 64KB / (4 × 64B) = 256 个 Set。

02 Cache中的Way什么

定义
Way 是 Set 内的存储单元。每个 Way 对应一个缓存行（Cache Line），用于存储数据及其标签（Tag）和状态信息。
作用
- 并行查找：CPU 访问内存时，会同时在 Set 的所有 Way 中查找匹配的 Tag。
- 替换策略：当 Set 已满时，根据策略（如 LRU、随机）替换其中一个 Way。
- 举个例子，在 4 路组相联缓存中，每个 Set 有 4 个 Way。若内存地址映射到 Set 3，则需在 Set 3 的 4 个 Way 中查找目标数据。

03 Set 与 Way 的关系

层级关系：
缓存 → 多个 Set → 每个 Set 包含 多个 Way → 每个 Way 对应一个缓存行。
数学关系：
缓存总大小 = Set 数 × Way 数 × 行大小。
设计灵活性：
- 直接映射（Direct-Mapped）：每个 Set 仅 1 个 Way（1 路组相联）。
- 全相联（Fully Associative）：整个缓存为 1 个 Set，所有 Way 均可自由映射（Way 数 = 总行数）。

核心区别

特性	Set（组）	Way（路）
定义	缓存的分组单位，由地址映射决定。	组内的存储单元，用于存放数据块。
数量决定	由缓存总大小、关联度、行大小计算得出。	由关联度（如 4 路组相联的 Way 数为 4）。
功能	确定内存块映射的位置。	在同一 Set 中提供多个可选存储位置。
极端情况	全相联缓存仅有 1 个 Set。	直接映射缓存每个 Set 仅有 1 个 Way。

地址解析示例

假设 32 位地址、4 路组相联、64B 行大小、256 个 Set：

块内偏移（Offset）：低 6 位（2⁶ = 64B）。
Set 索引（Index）：中间 8 位（2⁸ = 256 Set）。
标签（Tag）：剩余高位（32 - 6 - 8 = 18 位）。

访问地址时：

根据 Set 索引 定位到某个 Set。
在该 Set 的所有 Way 中比较 Tag。
若匹配则命中；否则触发替换。

通过 Set 和 Way 的分层设计，缓存能在硬件复杂度和命中率之间取得平衡，是计算机存储体系的核心优化手段之一。

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这里补充发布上次大家的投票结果公布：

从结果可以看出，市场行情不好，大家都看好国企军工的稳定性了，GPU仍然是技术首选，虽然GPU公司都在厮杀，但是仍有前景，但是IPC SOC反而得票最低，内卷同时没有太大增量市场。

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丰富的教程文档

景芯训练营有同学问如何给IO添加PAD？请思考景芯SoC的IO和PAD如何实现最佳？

SoC训练营VIP学员问为何低功耗cell没有插入网表？

虽然提问题是值得鼓励的，但是我们在遇到问题时，还是先主动思考，主动解决问题，实在解决不了我们再求助，这样成长更快。

首先，小编拿到这问题，就打开log，查看log是一种IC设计美德！发现EDA工具吃进UPF文件后，报了warning如下，用到了很多ff库。

上图报错UPF指定电压是0.99V，而CELL是1.20V，电压不匹配，导致逻辑综合出来的网表没有插入MV CELL。注意，综合时，我们用的ss库，怎么会是ff库呢？打开约束脚本发现如下bug：

于是，更改约束，将ff换成ss即可。再次run一下，结果就出来了：

低功耗设计部分，设计里面我会留一点小bug在里面非常简单，我不会公布答案，大家一定要多思考、多动手跑跑，这样才学的深刻。

培训学员请注意，景芯SoC用always on的power domain电压域的pwrdown_mux信号作为power switch cell的switch控制信号，但是设计里面有个小问题，不太算bug的bug，但对upf低功耗flow而言，毫无疑问就是bug!

培训学员请登陆服务器追踪一下pwrdown信号，注意其负载情况，RTL代码如下：

结合PR输出的netlist, 我们做个clp低功耗检查，脚本参见服务器。可以发现，clp报错说power switch的switch控制信号找不到。

不得不说，clp检查对低功耗而言多么重要，对芯片设计而言多重要！景芯SoC的价值就在把芯片设计全流程的这些细小的知识点，全部串接起来！犹豫啥？抓紧报名加入吧！

在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。请学员完成代码修改，基于全套flow环境完成如下任务：