【FPGA】几种时序问题的常见解决方法-------1

本来打算先更内核呢，结果这几天看的时序问题比较多，就打乱一下节奏吧。

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1.扇出太多引起的时许问题。

     信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加buffer来解决驱动能力，但在插入buffer的同时增加了route的延时，容易出现时序报告评分问题。

    解决该问题常用方法为进行驱动信号逻辑复制，即对扇出很大的信号产生逻辑进行多次复制，生成多路同频同相的信号去驱动下级逻辑电路。保证了时延同时也增大了驱动能力。但是该方法在使用过程中可以和buffer一起使用，平衡资源利用率和时延，防止资源分配不均或者时序考虑不周。

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2.对于时钟频率要求较高导致的上升沿下降沿对不同的寄存器操作的问题。

    首先分析该问题产生原因，如果上升沿下降沿都使用，就相当于是电平触发，电平触发比时钟沿触发更容易受到干扰，所以一般不同时对一个时钟的上升沿和下降沿分别对不同的寄存器操作。

    1）将时钟通过MMC或者PLL产生180相移产生新的时钟，新的始终的上升沿就是原时钟的下降沿，从而实现都为上升沿触发。

    2）使用全局时钟资源中的INV实现对原时钟信号取反，然后新的时钟信号的上升沿就是原时钟的下降沿。

    另外对于其他方法要思考，比如对原时钟信号进行倍频实现上升沿下降沿均为上升沿，这个方法直接提升系统时钟速率一倍，如果不是时钟速度太高这个上升沿下降沿问题也不会出现了，故，该方法暂不考虑。还有就是对于时钟的使用一定要使用PLL或者MMC这些专门的时钟内核生成。

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下篇总结一下布线太差和逻辑级数太多的问题。

参考：

https://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html

http://xilinx.eetop.cn/viewthread-311194