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FPGA
文章平均质量分 75
多喝hot水
这个作者很懒,什么都没留下…
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【FPGA】【转载】Xilinx FPGA 学习笔记——时钟资源
在Xilinx的FPGA中,时钟网络资源分为两大类:全局时钟资源和区域时钟资源。全局时钟资源是一种专用互连网络,它可以降低时钟歪斜、占空比失真和功耗,提高抖动容限。Xilinx的全局时钟资源设计了专用时钟缓冲与驱动结构,从而使全局时钟到达CLB、IOB和BRAM的延时最小。区域时钟资源是独立于全局时钟网络的。Xilinx的器件分成若干个时钟区域,以Virtex-6为例,Virtex-6的最小器件有...转载 2018-04-01 21:28:41 · 2028 阅读 · 0 评论 -
【FPGA】关于Xilinx芯片中Block RAM和Distributed RAM 的区别
块RAM 和 分布式RAM① Xilinx 的FPGA结构主要由CLB、IOB、IR、Block RAM组成,其中CLB是最最重要的资源。② 以V5为例,1个CLB包括的2个Slice,每个Slice包括4个6输入查找表,4个FlipFlop和相关逻辑。在这里需要注意的是Slice分两种,SliceM和SliceL,它们都包括前面的东西,但是很特别的是SliceM还增加了基于查找表的分布式RAM和...转载 2018-03-29 13:32:21 · 2342 阅读 · 1 评论 -
【FPGA】高速信号处理中的片外信号输入输出静态时序分析
之前做的一个超宽带非均匀采样系统中遇到的一些问题,虽然本文所述方法并未实际用到并解决遇到的问题,但也是给了很大的启发和参考,所以今天专门整理出来作为备忘。 在高速信号处理时的时许约束不仅仅包括片内时序约束,要想实现高速信号的有效传输就必须进行片外静态时序分析。本文作为在高速信号处理时信号输入输出的理论参考,之所以说作为理论参考是因为由于高速信号处理,具体的一些参数无法实际计算出来,只...原创 2018-04-17 17:19:40 · 1587 阅读 · 0 评论 -
【FPGA】賽灵思FIFO内核的配置
想的是尽量每天更新一篇,前期先把常用内核配置简单总结一下。内核之后想再总结一下时许约束这部分。可能计划赶不上变化,今天先把FIFO说一下吧。关于FIFO常用的内核有几个细节,1.关于DRAM和BRAM的区别在上篇转的文章里说过了,2.还有一个就是关于异步FIFO需满和需空的问题:参考http://xilinx.eetop.cn/viewthread-613258里提到的问题,感觉下面回答很...原创 2018-03-29 15:11:34 · 3177 阅读 · 0 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—TX发送端介绍
每一个收发器拥有一个独立的发送端,发送端有PMA(Physical Media Attachment,物理媒介适配层)和PCS(PhysicalCoding Sublayer,物理编码子层)组成,其中PMA子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。对于GTX的发送端来说,结构如图1所示...转载 2018-04-18 14:48:32 · 3668 阅读 · 3 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍
上一篇博文介绍了GTX的发送端,这一篇将介绍GTX的RX接收端,GTX RX接收端的结构和TX发送端类似,数据流方向相反,不过和发送端也有一些区别,GTX的RX接收端结构图如图1所示:图1 下面将根据数据流方向介绍一下RX接收端各个电路部分的功能。 RX Equalizer (DFE and LPM):RX信号从AFE(模拟前端)进来之后,首先经过RX均衡器,均衡器的主要作用是用于补偿信号在...转载 2018-04-18 14:49:42 · 2159 阅读 · 3 评论 -
Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇
xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。 图一 Xilinx的7系列FPGA随着集成度的提高,其高速串行收发器不再独占一个单独的参考时钟,而是以Quad来对串行高速收发器进行分组,四个串行高速收发器和一个CO...转载 2018-04-18 14:50:40 · 1051 阅读 · 0 评论 -
【FPGA】复位设计
这个月一点也没写,因为老师项目催的有点紧,前天刚刚把程序撸的差不多,这几天有点时间,就总结一下FPGA中的复位吧-复位的分类 常用的复位方式有三种,分别是同步复位,异步复位和异步复位同步释放,下面先简单介绍一下前面两种复位方式及其优缺点。 1.同步复位。 同步复位代码形式如下always@(posedge clk)begin if(!rst_n) b<=1'b0;...原创 2018-05-21 21:23:54 · 1477 阅读 · 0 评论 -
【FPGA】【转载】跨越鸿沟:同步世界的异步信号
在许多应用中,跨时钟域传送的不只是简单的信号,数据总线、地址总线和控制总线都会同时跨域传输。工程师们用一些其它的手段来处理这些情况,如握手协议和 FIFO 等。 当几个电路不能预知相互的响应时间时,握手方法能让数字电路间实现有效的通信。例如,仲裁总线结构可以让一个以上的电路请求使用单个的总线,用仲裁方法来决定哪个电路可以获得总线的访问权,例如 PCI 或 AMBA(高级微控制器总线架构)。每个电...转载 2018-05-21 22:06:54 · 1425 阅读 · 0 评论 -
【FPGA】时钟信号几种设计方法
最近找工作,课题组报告一堆事搞得不可开交,今天就再更一下时钟信号的几种设计方法吧时钟信号是FPGA时序逻辑设计中必不可少的一.时钟FPGA自带硬核实际时钟可通过前面几篇博文suosh二、对于所有在FPGA内生成时钟 所以,一般情况下不建议使用内部逻辑产生的时钟,三、一般设计时钟信号我们使用参考时钟或者同步时钟laijinxialways@(posedge clk or negedge rst)...原创 2018-05-31 11:32:58 · 13621 阅读 · 0 评论 -
【FPGA】FPGA的内部构造
FPGA由6部分组成,分别为可编程输入/输出单元(IOB)、基本可编程逻辑单元(SLENCE)、嵌入式块RAM(block ram)、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。整个FPGA的资源分布图如下:上图的分块按照时钟域分的块,前面有文章介绍FPGA的时钟中有详细介绍分块的规则。 ---------------------------------------------...原创 2018-04-11 16:48:31 · 8767 阅读 · 3 评论 -
【FPGA】FPGA的输入、输出、扇出的那些琐事
emmm,之前四天没更新,今天先补一篇,补一篇之前在新浪博客写过的一篇博文,顺序可能和以前的不一样,根据理解重新编辑和补充,也算是重新学习一下。--------------------------------------------------------------------------------------在FPGA输入输出的时候,很多新手可能不理解为什么要加这些原语,这个IBUFGDS什...原创 2018-04-16 21:55:44 · 11003 阅读 · 7 评论 -
【FPGA】几种时序问题的常见解决方法-------3
清明小长假过去了,同学来了,这几天潇洒了几天,陪同学逛真的是累的哼哧哼哧的。今天写一下时许问题常见的跨时钟域的亚稳态问题。----------------------------------------------------------------------------------------先说明一下亚稳态问题: D触发器的原理图和程序:D触发器有个明显的特征就是建立时间(setup ...原创 2018-04-09 14:46:45 · 8583 阅读 · 0 评论 -
【FPGA】【转载】时序约束
转自:http://blog.chinaunix.net/uid-15887868-id-4091631.html在进行FPGA的设计时,经常会需要在综合、实现的阶段添加约束,以便能够控制综合、实现过程,使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具,在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx F...转载 2018-04-02 10:39:49 · 701 阅读 · 0 评论 -
【FPGA】clocking wizard配置(PLL/MMC内核配置)
明天准备更vivado的iserdes内核,ISE可能不怎么更了,由于毕设要开始搞了,准备直接转vivado,其实都差不多。今天先把ISE的始终管理内核说一下吧。 第一页,clocking features选项框中的1.Frequency synthesis选项是允许输出与输入时钟不同频率的时钟。2.Spread Spectrum选项是提供调制时钟输出,用来降低电子设备产生的电磁干扰的频谱...原创 2018-04-02 11:38:20 · 26253 阅读 · 4 评论 -
【FPGA】几种时序问题的常见解决方法-------1
本来打算先更内核呢,结果这几天看的时序问题比较多,就打乱一下节奏吧。------------------------------------------------------------------------------1.扇出太多引起的时许问题。 信号驱动非常大,扇出很大,需要增加驱动能力,如果单纯考虑驱动能力可以尝试增加buffer来解决驱动能力,但在插入buffer的同时增加了r...原创 2018-04-02 21:38:49 · 4974 阅读 · 0 评论 -
【FPGA】賽灵思GTH/GTX内核使用---------------------2
这几天看别人的VHDL程序看的有点头疼,不能骂街,要保持一个码农的自我修养。---------------------------------------GTX/GTH的块时钟----------------------------------------------------------- 在Virtix6 FPGA中,GTX是以Quad为单位组织的,每个Quad包含4个GTX和2对差分时钟输...原创 2018-04-10 10:07:39 · 8977 阅读 · 11 评论 -
【FPGA】Chipscope的基本使用
之前使用的Chipscope大多是在师兄的程序上改的,所以产生了知其然但不知其所以然的现象,今天专门自己配置了一下Chipscope,总结一下,作为开博第一文吧。 首先Chipscope使用之前要有ISE工程,下面将Chipscope分两部分总结。第一部分对内核的配置,要有一个ICON的综合控制内核和一个ILA的逻辑内核。第二部分,对Chipscope的使用配置。 ICON内核基本不需要配...原创 2018-03-27 20:09:58 · 7418 阅读 · 0 评论 -
【FPGA】賽灵思GTH/GTX内核使用------------------1
emmm,发文只是学习笔记,叙述可能并不清楚,也经常出现错误解释,欢迎一起讨论。-------------------------------------------------------------------------分割线---------- 前几天用到的GTH,感觉是一个比较好的高速通信接口,对于速度等级较高的V7系列GTH可以最高达到13.1G 的线速率,另外GTH是一...原创 2018-03-31 00:04:43 · 15129 阅读 · 7 评论 -
【FPGA】賽灵思的功耗预算
最近开了一个新项目,四天没更新了,有点乱,今天先捋一下功耗预算吧。賽灵思常用的功耗预算有两种方法: 1,对于设计前的功耗预算:对于方案初始芯片选型时,如果方案对于功耗有很大要求,那么第一步就是要进行芯片的功耗进行预估和评价,从而判断该片是否符合方案要求,当然选型时不光看功耗,也要看资源,准备下一篇总结一下资源的选型(只是这样想,具体下一篇写啥到时候再说)。 2,对于方案中的功耗预算:如...原创 2018-04-16 17:45:16 · 6378 阅读 · 0 评论 -
【FPGA】几种时序问题的常见解决方法-------2
今天准备要开始新的项目了,没想到这么快就要开始了,也就意味着我要从ISE转到VIVADO了。去年用过VIVADO,不过也忘得差不多了,无所谓了,老板开心就好,清明节也加不了班了,就放松一下吧。--------------------------------------------------------------------------------------------------------...原创 2018-04-03 23:06:47 · 6367 阅读 · 0 评论 -
【FPGA】状态机的编码问题
在设计状态机时有几种状态编码方法:二进制,格雷码(灰色)和独热码(一个热门代码)。他们各有各的优点。独热码,在编码中使用位数较多,其中只有一位位高电平,减少编码复杂度,可减少实现状态机的组合逻辑数目,减少复杂度,一定程度提高系统的速度,在逻辑资源充裕,FPGA逻辑速度有要求的情况下可考虑该编码方式,相对于格雷码,在时序问题较差的情况下,一定程度上增加了亚稳态的概率。使用独热码编码时,会出现很多未使...原创 2018-07-06 15:22:23 · 2819 阅读 · 3 评论