【FPGA】时钟信号几种设计方法

最近找工作，课题组报告一堆事搞得不可开交，今天就再更一下时钟信号的几种设计方法吧，哇好气，今天发现这个破编辑器好烦，都快写完了，都有给我搞丢了，还得重新写！吐槽一下CSDN的博客编辑，希望不要再出现这种情况了！

时钟信号是FPGA时序逻辑设计中必不可少的条件，一般情况下在FPGA始终资源充裕的情况下通常采用FPGA内部自带的内核生成时钟信号，例如DLL/MMC，但是一旦出现资源不够的情况，就只能另寻他法了，为了保证良好的阅读效果，建议在阅读本文之前看一下我之前写的几篇博文，【FPGA】FPGA的输入、输出、扇出的那些琐事【FPGA】clocking wizard配置（PLL/MMC内核配置）。本文先介绍一下内核产生的时钟，然后介绍三种时钟的产生方式和介绍，分别是内部逻辑生成、使能时钟、门控时钟。

一、时钟FPGA自带硬核产生时钟

就我目前的小白水平来看，个人觉得使用内核生成的时钟是最简便、最稳定的时钟资源，具体的产生方式参考【FPGA】FPGA的输入、输出