原创内容,欢迎转载,转载请注明出处。
通道滤波器(Channel Filter)
在抽取滤波之后,信号会通过一个1倍速率的通道滤波器,这样可以去除带外的干扰。
表格 15显示了各种带宽配置时的滤波器参数。由于在各种带宽配置时的归一化频率是相同的,所以通道滤波器也是相同的。
和下行链路使用的通道滤波器不同,为了能够更好的抑制带外噪声和干扰,在设计上行链路的通道滤波器时,带外抑制度要高30-40dB,因此上行链路的通道滤波器的阶数要比下行的长。
滤波器 | 阶数 |
通道滤波器 | 113 |
表格 15 通道滤波器参数
图 32显示了通道滤波器的幅度响应,可以看到阻带的衰减达到了80dB以上。
图32 通道滤波器的幅度响应
多载波混频(Multi-Carrier Mixing)
从上行链路的多载波配置时的结构图可以看到,多载波混频都嵌入到抽取滤波器链中。它们可以将各个单载波搬移到0Hz上,然后可以进行进一步的抽取和通道滤波。
4*5MHz配置
4*5MHz配置时,输入的混频器的是一个30.72Msps速率的单通道复数信号。该信号分别和exp(-jw0t),exp(-jw1t),exp(-jw2t),exp(-jw3t)相乘,产生4路输出复数信号,其中w0-3分别是各载波信号的中心频率。
在FPGA实现时,可以使用直接数字合成器(DirectDigital Synthesizer,DDS)来产生sin和cos信号。
在3GPP标准中,载波中心频率必须位于100kHz的整数倍上,这样可以减少复杂度,并且提供更好的性能。对于30.72Msps采样率来说,如果DDS的分辨率是10kHz,那么一个周期需要3072个点来表示;如果只存储1536个点,那么分辨率就变成20kHz。还有一点需要注意的是,存储的点数必须是整数个。因此,为了减少对于FPGA资源的消耗,并且满足100kHz的分辨率的要求,DDS实现20kHz的分辨率,然后每5个数据取1个,这样就可以产生100kHz分辨率的信号。
从图 33可以看到,DDS的输出频率底噪非常低,SFDR非常理想。
图33 DDS输出的频率
2*5MHz配置
在2*5MHz配置时,同样需要使用混频器。由于2*5MHz配置时,混频器输入信号采样率为15.36Msps,20kHz分辨率情况下,一个完整的正弦周期有768个点。
2*10MHz配置
2*10MHz配置时,混频器的输入信号采样率为30.72MHz,可以采样2*5MHz配置时的混频器。主要区别在于,一个周期的768个点只能提供40kHz的分辨率。虽然40kHz不能乘以整数倍变成100kHz,但是2*10MHz配置时的载波中心频率在±5MHz,这却是40kHz的整数倍,因此可以使用2*5MHz配置时的混频器,仅仅是工作在不同的频率上。