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原创 使用vivado2022.2与VCS_MX_2018编译xilinx 仿真库

根据xilinx官方手册,可以查到vivado支持的VCS的版本信息，这里注意手册里明确给出了vivado2022所支持的VCS版本为2021.09，那么要想使用vivado2022.2（更高版本的vivado），如何正确编译通过仿真库呢。

原创 FPGAMCS文件生成与固化

FPGA烧写

原创 vivado实现策略种类及功能描述

原创 HDMI1.4输出彩条显示含verilog代码实现

HDMI1.4输出彩条显示含verilog代码实现

原创 Sobel算子-边缘检测（含工程代码）

sobel边缘检测

原创 BCD与二进制相互转换（含Verilog代码）（一）

bcd与二进制互转

原创 BCD码与二进制互转（含Verilog代码）（二）

bcd转二进制

原创 基于FPGA的图像采集之一 USB2.0

USB2.0协议

原创 基于FPGA的图像采集之二 GEN_FRAME（成帧）模块

成帧模块

原创 基于FPGA的图像采集之三 SDRAM控制器 （二）

写文档时没有写出b）情况的时序，理所当然的认为情况差不多，后面修改代码时更不想画时序，根据仿真波形改，由于信号实在太多，有些信号相互之间又打拍，导致代码修改起来很痛苦。3.中间修改代码时，将某些组合逻辑改为时序逻辑，状态机以及一些变量的时序都要修改，而某些信号的漏改，导致命令没有对应上。b)被刷新打断 跳转回w_req_state状态。发送ACT命令，并延迟tRCD=3 cycles，act_end信号有效，并跳转到READ状态。等待，检测到w_req_lvds信号有效，跳转到W_REQ_STATE状态。

原创 基于FPGA的图像采集之三 SDRAM控制器 （一）

sdram

原创 波形系列之正弦波发生器-含仿真代码及工程

正弦波发生器的verilog实现

原创 波形系列之混合波

混合波发生器

原创 数字下变频的实现

数字下变频的实现

原创 频域脉冲压缩

频域脉冲压缩

原创 基于vcs+uvm+xilinx ip的仿真平台的半自动化搭建

仿真平台的半自动化搭建

原创 PRBS码型生成器&验证器结构

prbs生成器&验证器结构图

原创 手把手教你使用transciver-QPLL的介绍及线速率的修改

QPLL的介绍并结合代码讲解

原创 手把手教你使用transciver-ip核的配置

手把手教你使用transciver-ip核的配置

原创 矩阵系列：LU分解

1矩阵LU分解模块1.1 LU分解数学表达首先要明确的是，矩阵的LU分解是有局限性的，即LU分解只针对非奇异矩阵。那么什么是非奇异矩阵呢？即各阶顺序主子式不为零。（1）高斯消去法LU分解的思想来源于高斯消去法，拿方阵为例（因为本项目中要处理的就是方阵）。将一个n*n的方阵A，通过左乘一系列消去矩阵（笔者自己起的名字，便于理解）。使得((((n个L1*(((L2*((…(LnA)=U U为上三角矩阵。之所以这样化简是因为上三角矩阵便于求解方程组（当然这不是本文的主题，只

原创 矩阵系列：浮点转定点

浮点转定点是个比较基础的知识点吧，所以作为开篇，简单的举几个小例子，通过例子，相信大家都能掌握它。简单说明一下，浮点包括 符号位|指数位|小数位。浮点的类型包括 单精度浮点数|双精度浮点数。这里用到的是单精度浮点数。单精度浮点数：1位符号位，8位指数位，23位尾数位。也有说是24位尾数位，这里笔者认为这样划分，更便于说明（我的地盘听我的，嘿嘿）。浮点转定点的步骤如下：a）将浮点数划分 符号位|指数位|小数位;b)计算指数位与偏差位的值;单精度浮点数的偏差值固定为127.c)计算并得到定点数。看例子

原创 矩阵系列：矩阵乘法

上一篇说到一个基本的小知识点浮点到定点的转换，这一篇来说说矩阵乘法。矩阵乘法和下一篇要说的矩阵LU分解是矩阵求逆的重要组成部分，所以就算大家不需要做矩阵求逆，对其先有个整体的认识也是好的。（矩阵求逆的整体框图还是很好理解的 ，甚至你只要瞟一眼图就好）。1矩阵求逆的整体框图矩阵求逆的步骤如下：1.原始矩阵A通过LU分解为上三角矩阵L与单位下三角矩阵U。2.分别通过三角矩阵的求逆运算得到L逆和U逆。3.最后通过矩阵乘法得到A逆。显而易见，矩阵求逆由如下三个部分组成：1.LU矩阵分解2.三角矩阵

原创 Vivado的一些tcl命令记录（待补充）

Vivado的一些tcl命令记录（待补充）1.Report Clock Networksreport_clock_networks -name {network_1}2.分析设计中逻辑级数的分布report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace3.筛选"clk"时钟域逻辑级数在[a,b]之间的c条路径report_timing -n