u012938458的博客

HDMI1.4输出彩条显示含verilog代码实现

USB2.0协议

成帧模块

写文档时没有写出b）情况的时序，理所当然的认为情况差不多，后面修改代码时更不想画时序，根据仿真波形改，由于信号实在太多，有些信号相互之间又打拍，导致代码修改起来很痛苦。3.中间修改代码时，将某些组合逻辑改为时序逻辑，状态机以及一些变量的时序都要修改，而某些信号的漏改，导致命令没有对应上。b)被刷新打断 跳转回w_req_state状态。发送ACT命令，并延迟tRCD=3 cycles，act_end信号有效，并跳转到READ状态。等待，检测到w_req_lvds信号有效，跳转到W_REQ_STATE状态。

sdram

sobel边缘检测