逻辑这回事（八）---- 时钟与复位

时钟设计总结

时钟和复位是FPGA设计的基础，本章总结了一些逻辑时钟复位设计、使用中出现的问题，给出了设计要点，避免后续问题重犯。时钟和复位，本文都先从板级谈起，再到FPGA芯片级，最后到模块级别。仅在此做部分总结，不足或不正确之处，还望指正。

板级时钟方案

1. 严禁出现 CPU接口时钟来源于片外锁相环且锁相环的初始化、配置同时依赖 FPGA。遇到这种情况必须硬件改板或修改时钟方案。

【解析】

localbus时钟依赖FPGA片外锁相环LMK04828，而LMK04828的初始化配置又同时依赖FPGA，形成死循环(不配置LMK04828将