FPGA中的简单并串，串并转换

1.并串转换

从图中可以看出，并串转换的原理是：先将四位数据暂存于一个四位寄存器器中，然后左移输出到一位输出端口，这里通过一个“移位”指令就ok了。

如：

module para_serial(
clk,
rst_n,
en,  //外部待传输数据输入
sda  //三态数据输入
);

input wire clk;
input wire rst_n;
output reg sda;
output reg en;

reg [7:0]sda_buf;
reg [3:0]counter;



//计数器
always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			begin
				sda<=0;
				sda_buf<=8'b1001_1101;
				counter<=0;
				en<=0;
			end
		else
			begin
				if(counter<8)
					begin
						en<=1;
						counter<=counter+1'b1;
						sda_buf<={sda_buf[6:0],sda_buf[7]};
						sda<=sda_buf[7];
					end
				else
					begin
						counter<=0;
						sda<=0;
						en<=0;
					end
			end
	end
	



endmodule 

2.串并转换

从图中可以看出，串并转换的原理是：新输入的位值成为原来数据的最低位，将原来数据的最高位舍去，这里可以通过一个简单的“连接符”就能搞定。

reg [7:0]sda_reg;
//wire en;

always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			begin
				sda_reg<=0;
			end
		else
			begin
				if(en)
					begin
						sda_reg<={sda_reg[6:0],sda};  //将并转串模块输出的串行数据sda转入sda_reg的每一位（从低位到高位）
					end
				else
					begin
						sda_reg<=0;
					end
			end
	end