本文是Verilog学习的第一部分，主要介绍Verilog的结构化视图（类似绘制电路图）和行为视图，以及如何使用预定义的逻辑门（primitive）进行组合逻辑设计。以half adder为例，展示了如何通过Verilog的结构化方式实现，并讨论了实际端口和形式端口的关联方式，以及数据类型wire的作用。
Verilog所描述的I-O关系可以分为两类：
structural view: similar to creating a schematic
behavior view: could be a simple boolean equation model, a register transfer level (RTL) model or an algorithm
Verilog包含了26组预先定义好的组合逻辑门(no sequential primitive)，称为primitive，包括：
and, nand, or, nor, xor, xnor, buf, not...
利用primitive写half adder为例（structural view）：
module add_half (output c_out, sum, input a,b);
xor(sum,a,b); //output port of a primitive must be first in the list of ports!
and(c_out,a,b);
endmodule
attention: verilog is a case sensitive language
data type wire: used to establish connectivity in design, just as a physical wire establishes connectivity between gates
Actual ports and formal port: can be associated by posit
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