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RSS订阅原创 2014-3-28 数字示波器 2
这个星期忙的不亦乐乎，画原理图仿真弄得我的欲仙欲死。整个设计基本参照魏坤的设计，输入信号先进行衰减然后送入跟随器，之后由AD603进行程控放大，之后用运放将信号抬高2.5V，送入AD831中。AD831利用FIFO芯片进行缓冲，由msp430控制读取。AD831和FIFO照搬魏坤对60M信号进行分频设计。整个思路就是这样了，但第一级的调理电路怎么仿真都不对，虽然有魏坤大神的设计在那里，但是
2014-03-28 21:21:38
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原创 2014-3-20 数字示波器 方案设定
貌似好几天没来写了，这几天一直在搜集资料，进行一个简易数字示波器的项目。方案也被推翻好几次(再次原谅我这个新手吧)。一开始的方案是使用继电器控制三个固定增益运放的通断进行输入调整，后来改成了现在的用AD603程控增益。现在的主要问题是ad811做电压跟随器的时候同相输入总有一个直流偏移，而且照现在这种增益不确定的情况来看，很难准确的进行输入电压的测量。
2014-03-20 22:13:21
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原创 2014-3-16 FPGA学习 模块化数码管
为了那个复杂的18B20时序，先把显示模块做好。以下是模块化的数码管显示代码，8bit输入，二进制转BCD模块在上一篇。module disled(clk, //50Mhzrst_n,data, //显示数据seg, //段选dig //位选);input clk; //50Mhzinput rst_n;input[7:0] data;
2014-03-16 22:15:12
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原创 2014-3-16 FPGA学习 二进制转8421BCD码
今天去农场摘草莓了，30块钱吃到饱，还是蛮爽的。学这个转码的目的就是为了写模块化的数码管显示，以后能直接调用。这个算法也是从网上看来的。一个8bit的二进制最多会转换成3个BCD码。先将二进制数左移1bit，然后判断低4位和高四位是否大于4，大于4则+3，然后继续左移，继续判断，条件满足的话接着+3，第八次左移后不再判断，直接得到bcd码.上代码。module btobcd
2014-03-16 21:37:04
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原创 2014-3-15 FPGA学习 1602
昨天写了6个小时18B20的时序代码，结果，还是不行，一会重新换个方式写。今天参照着样例写了1602的代码，其中状态转移的方式用处很大。另外，1602的时钟远慢于FPGA的时钟。module led( clk, //50MHzrst_n, //复位rs,rw,en,char, //外部传入asciidata //1602输入管脚);input c
2014-03-15 18:18:45
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原创 2014-3-12 FPGA学习-按键消抖
生性愚钝，现在才终于明白FPGA的按键消抖原理。先贴一段别人的代码：dule key_debounce(sys_clk ,sys_rstn ,key_in ,led_out);//输入输出信号input sys_clk ;input s
2014-03-12 21:21:00
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原创 2014-3-12 FPGA学习-数码管 2
因为昨天那个用了130多个LE，太多了，所以今天想精简一下，顺便改成10进制的。在修改代码中发现always后设置敏感变量用cnt_1ms 比用clk和rst_n消耗的LE要多10个左右。在修改时还因为阻塞和非阻塞导致了bug：display if(display[3:0] >=4'd9)begindisplay display[7:4] endelse
2014-03-12 11:03:07
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原创 2014-3-11 FPGA学习-数码管
今天尝试了FPGA的数码管实现。具体功能是通过动态显示在8位数码管上显示从0开始，每秒增1的8位数字。由于一开始没有看开发板的资料,没有注意到数码管是共阴还是共阳，想当然的写成了共阴极的代码。然后就一直调试，一直不成功。后来通过查看开发板自带程序发现是共阳极的，遂正确。FPGA的verilog实现几乎都是并行，每个always的代码块都是并行运算，但可以通过设置alwa
2014-03-11 22:36:25
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