上拉电阻、下拉电阻、使用场景及阻值选择

大家好，今天分享上拉电阻、下拉电阻、使用场景及阻值选择。
<身为技术人，求索之路道阻且艰，但一万次的翘首却比不过一次的前行>

一文搞懂三极管开关电路，基极电阻如何选择？

1. 上拉电阻

上拉，从字面意思就是往上面拉，数字电路中“上”指的是啥？指逻辑1，在电路设计中，逻辑1代表高电平。那把什么往上面拉呢，当然不会是电源，也不会是地，那只能是信号了。

自然就会得到概念，把一个信号通过一个电阻接到高电平，叫作上拉，这个电阻充当的作用就是上拉电阻。

2. 下拉电阻

把一个信号通过一个电阻接到低电平（地），叫作下拉，这个电阻充当的作用就是下拉电阻。

为什么会出现上拉电阻，下拉电阻呢？什么场景下需要用到上拉下拉电阻呢？上下拉电阻的阻值如何选择呢？

3. 上拉电阻使用场景

3.1. TTL驱动CMOS

标准TTL电平的VOHmax（高电平输出最大值）为2.4V，而CMOS的VIHmin（高电平输入最小值）为3.5V，当TTL驱动CMOS时，TTL输出高电平时，CMOS可能无法有效识别为高电平，所以需要在TTL的输出上加一个上拉电阻，将TTL的输出高电平提高到5V，使CMOS有效识别。

TTL低电平驱动CMOS时，TTL的VOLmax （低电平输出最大值）为0.5V，小于CMOS的VILmax（低电平输入最大值）的1.5V，所以TTL低电平可以正常被CMOS识别。 Ru越小，上拉能力越大，但是会增大TTL端的饱和压降，导致TTL输出的低电平很高， Ru 太大，会延缓TTL输出的上升沿。

TTL驱动CMOS

3.2. OC和OD门

采用OC和OD门结构的，都需要添加上拉电阻，下图I2C是OD结构，SDA和SCL信号上都需要加上拉电阻，不加上拉电阻，OC和OD是无法输出高电平的。

关于IIC上拉电阻的阻值如何选择？可以查看之前博主写的文章：IIC软件协议及硬件知识汇总

I2C的OD结构

3.3. 低电平中断检测

对于低电平中断触发电路来说，一般在MCU的检测端会加一个上拉电阻，当INT低电平到来时，MCU_INT_DET会变为低电平，触发中断。

R1太大，MCU_INT_DET的上升沿越慢，R1太小，有可能造成灌电流过大，导致MCU管脚烧坏。

低电平中断检测电路

3.4. 固定电平

如LDO电路，高电平使能时，一般会在使能脚CE加上拉电阻到VIN，达到上电LDO就有输出的效果。

对于R1，一般芯片的SPEC会给出，最常见的是10K和100K，那你说47K行不行，当然也行，要看LDO CE管脚的灌电流能力，也就是5V加在R1上的电流需要小于CE管脚最大灌电流，如果太大，CE脚可能会烧毁。

LDO电路

4. 下拉电阻使用场景

4.1. 固定电平

如NMOS的控制电路中，一般G极加一个下拉电阻，固定低电平，MOS管的GS阻抗很大，容易遭到静电的干扰，导致GS之间产生较高电压，使MOS管开关状态改变。

对于R2，MOS管在关闭状态，流过R2的耗流为0：MOS管导通状态，流过R2的电流为I=V_{CTRL}/R2，如果想减小耗流，尽可能提高R2的阻值，一般取值200K，1M等。

MOS管开关电路

4.1. 作为放电电阻

有的LDO电路中，也会加R4下拉电阻，叫假负载，LDO关闭时，用于快速泄放C6上的电压，这和电路的使用场景有相关。加R4的坏处是，在正常工作时，会增加耗流，再说一句，现在也有带自放电功能的LDO，带自放电和不带自放电，有利有弊，之前写的LDO参数解读、特性、参考设计博客，有提到LDO的自放电特性，感兴趣的可以自己阅读。

对于R4，阻值越小，放电越快，但是正常工作时，增加的耗流会越大。

今天的文章到这里就结束了，希望对你有帮助，我们下一篇见。

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