Quartus/FPGA/Verilog HDL【学习笔记001】

 

2017、04、22

 

1、对于warning：输出管脚要进行定义，setting》devices 》devices and pins options》unused pins》输入三态》ok；

 

2、管脚分配：assignments》pins》拖过去就可以指定了，或者直接输入，回车；

 

3、先RTL仿真，然后点击那个类似钟表的按钮，进行时序仿真，点击“是”》creat timing netlist》read sdc file》constraints》create clock新建时钟，并对其做约束，clock name：sys_clk;period：20ns，也就是50hz；选择信号，双击，ok；》run》updatetiming netlist》write sdc file》是。然后再进行重新编译，布局布线，尽量满足我们的约束条件。之后查看，无问题后，就可以programmer图标进行下载，选中编程文件》下载电缆》下载方式JTAG》start。

 

4、初始化可以多个，执行。initial bigin res_n=0;  #1000;（是ns）  rst_n=1;   #5000;（是ns）   $stop;  end   (`timescale 1ns/1ps)是时间单位/时间精度。

 

5、解释“在代码里，用了20bit的计数器cnt，循环的计数，所以说一个周期有2的20次幂即大约1M分频。因为主时钟是50MHz（周期是20ns），所以大约20ms为一个计数周期。蜂鸣器就以大约20ms的周期发声”。2的20次幂即大约1 048 576，主时钟是50MHz，T=1/f=0.00002s=0.02ms=20ns，

 

6、Testbench三步走：① 对被测试设计的顶层接口进行例化。② 给被测试设计的输入接口添加激励。③判断被测试设计的输出响应是否满足设计要求。

 

7、最简单的Testbench：

时钟产生、

parameterPERIOD = 20  ;

initial begin

    clk = 0;

    forever

     #(PERIOD/2)；

     clk = ~clk;

end

或者

always begin

     #(PERIOD/2) clk = 0;

     #(PERIOD/2) clk = 1;

end

 

复位产生、

initial begin

    rst_n = 0;

    #100； //100ns延时

    rst_n = 1; //撤销复位

……

end

或者

initial begin

    reset_task(100); //复位100ns 或者reset_time(100,200,300)

……

end

 

task reset_task;

    input[15:0] reset_time; //复位时间

begin

    reset = 0;

    #reset_time;

    reset = 1;

end

end task

 

其他激励产生；