风中月隐的博客——FPGA加速者

在FPGA开发中，由于主频限制（通常低于300MHz），直接使用单个DDS（直接数字频率合成器）无法满足高速DAC（≥1GSPS采样率）的需求。为解决这一问题，可以采用多路并行低速DDS合成1路高速DDS的技术。该技术通过在FPGA中生成多路相位不同但频率相同的DDS信号，并将它们按顺序排列，从而合成高速DAC所需的高数据率信号。文章详细介绍了该技术的理论基础、工程搭建、代码实现及仿真验证，展示了如何通过多路DDS合成应对高速DAC的数据需求。此外，文章还提供了相关例程和DDS频率控制字计算工具的获取方式，

本文介绍了在FPGA开发中如何获取FPGA的DNA（唯一标识符），并对比了Xilinx 7系列与UltraScale系列FPGA的DNA差异。FPGA的DNA具有唯一性，常用于硬件加密。获取DNA的方法包括JTAG查询和通过原语+代码获取。7系列FPGA的DNA为57位，输出顺序为大端；UltraScale系列为96位，输出顺序为小端。文中提供了兼容Xilinx和复旦微FPGA的代码案例，并通过仿真和上板验证了代码的准确性。最后，作者提供了获取例程的方式，并鼓励读者关注其公众号获取更多FPGA相关内容。

在XILINX FPGA系列中查找兼容型号，可以通过官方提供的选型指南中的《xx Migration Table》进行查询。该表通过连线表示兼容的FPGA型号。本文以Zynq®7000系列（Z7）、Zynq® UltraScale+™MPSoC系列（ZU）和UltraScale Architecture系列（KU，VU）为例，展示了如何查找兼容型号。通过这种方法，开发者可以快速找到与当前使用的FPGA兼容的型号，从而在项目开发中做出更合适的选择。

虽然很多FPGA工程师都知道Xilinx FPGA种的vivado cordic IP可以计算三角函数，但在实际使用时会遇到各种各样的问题，比如：- 输入参数代表什么意思？- 输出参数怎么分类？- 哪些数据是sin值，哪些是cos值？本文以cordic ip求解sin与cos值为例，破解这些疑问，讲解cordic IP的使用。

FPGA在做仿真时，在使用到一些特定的IP时会出现定点数小数的使用，但在，这种时候在设置仿真参数时，需要按特定的格式输入。但在，个人还是更习惯看十进制带小数的形式，这种时候就涉及到了进制转换显示了。

在FPGA开发过程中，经常会遇到需要先缓存数据后面再使用的情况，通常有RAM与FIFO两种方案，但使用FIFO有两个限制：1. FIFO输出与输入之间至少存在固定的3个时钟延时，不能在1个时钟送出；2. FIFO在必须是先入先出的；而使用RAM缓存则可以突破这两个限制，输出与输入之间的延时达到只有1个时钟，而且还可以选择输出，不用先入先出。

作为FPGA工程师，不知道大家在设计RFSOC时是否遇到过RF-DAC的采样率无法达到标称的最大值的情况。RFSOC中以ZU4xDR为例：标称RF-DAC采样率为10GSPS，但很多人第一次设计时只能配置到7GSPS。本文就以ZU47DR/ZU48DR为例，讲解这个问题。

作为FPGA工程师，在项目中是否经常会遇到客户要求FPGA具有在线更新的需求？在项目中很容易遇到ZYNQ+FPGA的架构，而ZYNQ的代码更新在跑系统（比如linux）的情况下很容易实现从网口更新或者从串口更新。但是纯FPGA却不好直接重新更新代码，这个时候可以使用slave serial或者slave selectMAP的方式通过ZYNQ来在线更新FPGA的bit。slave selectMAP比slave serial更新速率更快，而本文主要介绍slave selectMAP。

作为FPGA工程师，不知道大家会遇到一片qspi flash容量不够，需要用到两片qspi flash来存储bit文件的情况。通常一片qspi flash可支持的数据位宽为x1,x2,x4。而使用两片qspi flash时即可把数据位宽扩大到x8。**那么使用QSPI x8的时候需要有哪些步骤与注意事项呢？****且听吾往下分析！！！**

大多数FPGA工程师都知道HMC7044主要是给JESD204B/C接口的ADC/DAC供时钟的主流时钟芯片，那么假如要多片HMC7044时钟芯片输出的时钟要同步，又需要哪些注意事项呢？

作为FPGA工程师大家是否会遇到如下问题：一个GTX BANK中的是否可以连接两个光口？一个GTX BANK中的两个光口都跑aurora时是否可以设置不同的模式？一个FPGA中怎么设置两个aurora协议？是否会遇到问题？具体要怎么设置，且往下看：⬇⬇。

你是否还在了解aurora高速接口怎么用？你是否还在烦忧aurora ip怎么配置？你是否还在担心aurora配置不全导致不能建链？使用本文推荐的方法，这些统统不是问题。

前言USR_ACCESS2简介功能介绍接口信号数据排列案例解析关键点上板案例扩展知识vivado工具生成约束进制转换verilog代码文末疑问FPGA在做版本管理时，如果手动输入版本时间那么很多人会忘，会导致这个版本管理形同虚设。所以xilinx很贴心设置了一个源语USR_ACCESS2，来获取bit生成的时间。然而很多人去使用USR_ACCESS2时却很难用起来，这是为什么呢？因为要使用USR_ACCESS2，得避开下文讲解的坑，也就是抓住关键点。

风中月隐眼中的FPGA是一个芯片；一个可编程的芯片；一个需要底层逻辑思维开发的芯片；一个可通过编程实现实现各种客户需求的芯片；一个可以养家糊口的芯片；FPGA工程师就是使用专门编程语言（verilog hdl/VHDL/systemverilog等）针对FPGA芯片开发、调试、验证的一群人。简单！很简单！非常简单！