Cadence Design Entry HDL 使用教程

Cadence Design Entry HDL 使用教程

前言

cadence Design Entry HDL是cadence内部集成的一款板级的EDA设计工具，早期叫 concept HDL。其为cadence最早的原配板级电路图绘制工具，只不过由于后来cadence收购了orcad然后就将旗下的capture CIS收入其中，由于后者使用起来上手简单，所以后者更为大家所熟知。虽然大家对于EDA工具的使用主流是capture CIS， 但是concept HDL依然有着强大的软件特色和魅力。由于其实cadence最早的原理图绘制工具，因此此软件对于和allegro的配合也最为贴合，两个软件均支持stroke手势操作，同时原理图和PCB之间的交互也颇为密切，能够支持在原理图中选中器件后，PCB中能够实时的高亮该器件，对于原理图的查看非常便捷，此外对于工程设计，concept HDL非常适合于工程管理，每一个工程均为一个独立的文件夹，工程下面不可拆分，元件库也可独立被打包进来，因此管理起来更加的便利。此外由于此软件的元件库是高度封装的，原理图中只能调用器件不能修改器件的属性，因此其最大程度的从源头上来减少设计人员在设计过程中的错误，（前提是已经有一个已经设计好的完善的元件库，否则元件库建立的过程会非常痛苦，这也是此软件被大家诟病的地方）。
本文主要从以下几个方面介绍一下这个软件，一个是软件整体情况介绍，也就是介绍这个软件张啥样，然后怎么打开，第二就是介绍如何建立工程和打开工程，第三就是原理图绘制细节，包括走线，放置器件等相关操作，第四就说明一下完成绘制后的一些操作，包括DRC检查，PCB映射之类的，还有打印输出PDF，产生BOM。最后再简单描述下原理图库的建库方法，不一定正确。
目前先讲这么多，后续补充 PCB设计的一些操作。仿真，包括信号完整性仿真和电源完整性仿真。以及一个用来帮助FPGA前期设计用的 FPGA planner，可以用来在设计前就给分配好管脚，可以简化后续的操作。

 

目录

• Cadence Design Entry HDL 使用教程
  • 前言
  • 目录
  • 第一章 Design entry HDL原理图绘制
    • 1、创建工程
      • 1.1、打开软件
      • 1.2、建立工程
      • 1.3、主界面介绍
      • 1.4、设置元件库
    • 2、绘制原理图
      • 2.1 原理图绘制窗口简介
      • 2.2 绘制前环境的修改适配等
        • 原理图字体的修改设定
        • 修改颜色
        • 修改栅格点
        • 修改层次查看器 hierarchy viewer
        • 常规
      • 2.3开始绘制前快捷操作的设置
        • stroke
        • 快捷键操作
      • 2.4 添加和修改页面边界
        • 添加页边界
        • 修改或建立新的page border
      • 2.5 放置元器件与互联
        • 放置器件
        • 走线
        • 放置总线
        • 走线命名
        • 放置vcc，port端口等
          • 放置VCC gnd
          • 放置offpage
          • 放置 replicate 位宽变换符号
        • 添加文字备注
        • 注意事项
    • 3、原理图修改与检查
      • 3.1 基础移动、复制、修改、替换
        • 移动
        • 建立group
        • 复制操作
        • 器件替换
        • 电路图旋转，镜像
        • 文本和属性的修改
        • 显示和隐藏操作
        • 显示管脚序号
      • 3.2 全局修改替换
        • global update 修改
        • part manager 修改
        • 命令行修改操作
      • 3.3 原理图页的删除移动
      • 3.4 原理图检查
    • 4、原理图导出文件、交叉索引，打包，归档
      • 4.1 导出bom
      • 4.2 交叉索引
      • 4.3 工程打包
      • 4.4 工程归档
    • 5、附录
  • 第二章 建立元件库
    • 建立库工程
    • 创建元件
  • 第三章 allegro PCB 绘制
  • 第四章 PCB仿真
  • 第五章 FPGA planner
  • 参考文献

第一章 Design entry HDL原理图绘制

1、创建工程

1.1、打开软件

通过开始菜单，找到cadence的目录，然后找到其中的project manager 此工具就是整个软件后续的打开的窗口，原理图和layout都是从这里操作，

打开之后需要选择工具，图中圈出的是一般常用的两个，一个是原理图工程选项，还有一个是原理图库工程选项，注意：原理图工程是不能够创建元件的，即便是进入了元件库也不能看到元件的symbol

。

通过选择原理图工程之后进入到如下的界面

三个选项，一个是创建工程，一个是打开工程，还有一个是建立库工程，这里现在只介绍前两个。

1.2、建立工程

点击建立工程之后见到如下界面，按照上面的输入工程名字和地址就行，注意工程名不能有大写

然后就下一步添加元件库，元件库的添加下面会讲，这里也可以预先添加一部分全局库里头的库，看需求

然后下一步设置原理图的名字，按照逻辑一个工程里面可以有几个design，也就是原理图。同样，不能有大写

然后就成功了

1.3、主界面介绍

建立工程成功后可以见到如下的界面

整体的软件的工程架构如上图所示包含原理图入口，design entry ，PCB入口layout，以及将PCB与schematic进行关联的design sync，进行layout仿真的floor planner和一个设置按键，

1.4、设置元件库

此界面一个比较重要的是setup按键，此处决定可以用来添加原理图库，进去后的界面如下

点击图中的edit可以进入一个文本页面进行对原理图库的地址的编辑，具体界面如下，

DEFINE sdr_v3000_lib worklib
INCLUDE $CONCEPT_INST_DIR/share/cdssetup/cds.lib
DEFINE rf_ic_lib component_lib/rf_ic_lib
DEFINE digital_ic_lib component_lib/digital_ic_lib
DEFINE rcl_lib component_lib/rcl_lib
DEFINE misc_lib component_lib/misc_lib

元件库的添加均是通过命令行来操作，具体的格式为：define+元件库名+元件库文件夹地址；
一般的文件夹地址默认为工程文件夹目录，自己可以如参考所示建立一个大的文件夹来放库。另外还有一种方式建库就是全局的库，具体如include这行所示，此库统一放置在软件安装目录下的share文件夹下，具体想添加啥可以在哪个cds.lib文件里面编辑（后续对工程打包的时候这个用到的库会被打包进入工程里头，）。注意器件库的名字不能出现大写，不然会出错，认不出库。
编辑完成库之后需要照图示将需要的库逐一添加进工程里面。此处提示那个worklib是原理图的库,cadence将原理图也打包成了一个元件的样子，还有那种原理图的block也是一样也被封成一个元件的样子，这两个都是在这个库里头，不能删掉，还有一个是rf_comp_lib,这个库不要添加，这个就是个元器件示意图的库，没有啥具体的参考价值，如果要layout这个库用不上，另一个就是strand_lib,这个库是一些原理图页面边界，电源，地，总线入口等杂七杂八的库的集合，这个要添加。
至此，元件库就添加完成了，（其他的就不要动了）

另： 如果全部的库都放在全局库里头，那这一步就直接跳过，不设置就行。

2、绘制原理图

2.1 原理图绘制窗口简介

这个软件的窗口就是如上所示，
原理图页面导航窗口是显示页面目录的地方，
全局导航，这个主要是在相同网络查找的时候有用，将鼠标选中一根信号线，相同网络名称的信号线变回显示在这里，可以任意点击进行跳转，
命令行窗口主要是输入命令行用的，有些操作可以通过输入命令行代码的形式来实现便捷的操作，具体后面介绍
主窗口就是绘制原理图页面的地方，
以上时全部主要要用到的窗口，工具栏的情况如下图所示
绘制工具栏主要是用来绘制连接线以及放置器件之类的，
管理工具栏主要是一些器件和信号的高亮查看，元器件的管理，约束规则的设置等，
快速获取工具栏主要是用来放置一些standard库下的器件，包括常用的VCC。GND，还有offpage，以及原理图页面和总线入口，还有就是总线接口转单端的辅助元件，
group工具栏主要