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verilog中的有符号数运算
verilog中的有符号数运算有符号数的计算:若有需要关于有号数的计算,应当利用Verilog 2001所提供的signed及$signed()机制。Ex:input signed [7:0] a, b;output signed [15:0] o;assign o = a * b;orinput [7:0] a, b;转载 2014-01-13 17:37:38 · 2064 阅读 · 0 评论 -
ise 编译库
用命令:compxlib -s mti_se -l all -arch fpga -lib all -w -exclude_superseded -dir e:\xilinx_lib转载 2014-12-09 16:37:22 · 4600 阅读 · 3 评论 -
今后软件工程师也可以玩转FPGA了,XILINX软件开发者专区提供各类指南、视频等多种资料让您快速上手!
今后软件工程师也可以玩转FPGA了,XILINX软件开发者专区提供各类指南、视频等多种资料让您快速上手!http://xilinx.eetop.cn/action-soft原创 2016-01-18 11:23:48 · 781 阅读 · 0 评论 -
sv中$bitstorealshort() 函数
在sv中用$bitstorealshort()函数可以轻松的将十六进制,二进制数转化成单精度浮点数,以下为源代码,在modelsim10.1c中测试通过,文件需要保存为.sv文件module h2f;integer fid_rd;integer fid_wr;// integer fid_mif; bit [11:0] variable=0; bit [31:0] va原创 2015-01-22 16:30:24 · 3810 阅读 · 0 评论 -
quartusii 使用ModelSim do文件实现仿真(Verilog)
使用ModelSim do文件实现仿真(Verilog)QuartusII从9.1之后的版本都已经取消了内部自带的仿真器,都需要借助第三方仿真软件比如Modelsim才能实现仿真。一般在进行代码编写的时候,如果结合功能仿真,可以很快的验证代码实现的逻辑是否满足要求。所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能。由于Modelsim可以支持命令行的方式,通过创建d转载 2014-12-25 19:50:26 · 3337 阅读 · 0 评论 -
如何用ModelSim se完全编译Xilinx库文件
如何用ModelSim se完全编译Xilinx库文件什么是之前的老办法呢?Modlesim 仿真库的建立:将Modelsim根目录下的modelsim.ini的属性由只读改为可写。新建一个文件夹,比如library(为叙述方便,把它放在modelsim的根目录下)。D:/modelsim/library.启动Modelsim,选择[File]/[chang D转载 2014-06-30 22:35:55 · 6204 阅读 · 0 评论 -
MASC/uCLinux On LEON3
Contents [hide] 1Introduction1.1Hardware1.2People2System3Building uCLinux3.1Cross Compiler3.2uCLinux Source3.3TSIM4Building the LEON35Program ML505 with μCLinux and LEON36Follow转载 2014-07-01 00:17:54 · 2254 阅读 · 0 评论 -
vivado error 使用笔记
http://www.xilinx.com/support/answers/54317.html点击打开链接DescriptionI have created an IP core, using Manage IP or from a project IP catalog targeting a specific part. Then, when I read th原创 2014-06-25 15:57:56 · 10677 阅读 · 1 评论 -
vcs rtl tool 简介
VCS RTL VerificationVCS 数字逻辑仿真器和VCS MX混合HDL语言仿真器都是Synopsys的智能RTL验证解决方案的基石。VCS是业界领先的仿真器,支持本征断言(native assertion)描述、自动测试平台生成技术(testbench)、以及代码和断言覆盖引擎,确保智能化验证的实现。VCS中本征代码支持 (Native)技术确保了设计验证的效率、性转载 2014-05-19 19:44:43 · 6636 阅读 · 0 评论 -
同步fifo
fifo 为 先进先出缓存电路。按所需的时钟可以分为异步fifo(读写时钟频率或相位不相同)和同步fifo(读写时钟相同),其有按一个深度进行读写的,也有连续读写一块的,有读写位宽一致的,也有读写位宽是倍数关系的。好的fifo设计的基本要求是:写满而不溢出,读空又不多读。1.同步fifo的设计下图为一个fifo的整体结构。根据此结构,写如下代码;`define DATA原创 2014-03-23 15:01:06 · 1607 阅读 · 0 评论 -
ISE中进行综合后时序查看
ISE中进行综合后,查看生成的report,找到Timing Report部分。简要分析如下:=========================================================================TIMING REPORTNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.转载 2014-03-23 15:03:09 · 13844 阅读 · 2 评论 -
定点数与浮点数区别
转自http://www.cnblogs.com/cloudseawang/archive/2007/02/06/641652.html定点数与浮点数区别最近做HDR时,经常要用NV提供的16位纹理,它的说明书16位能达到24位的精度,就很奇怪?一直搞不懂浮点数的精度怎么算的?今天认真看了一下IEEE float point的标准,终于明白是什么了1. 什么是浮点数转载 2014-03-17 17:19:27 · 4391 阅读 · 0 评论 -
ram存储器的简单实现
1.单端口ram读使能有效,输出数据,否则为高阻。module ram(clk,wr_en,rd_en,addr,data); input clk; input wr_en,rd_en; inout [7:0] data; reg [7:0] mem [15:0] ; reg [7:0] temp; assign data = rd_en?temp:8'bz;al原创 2014-03-10 09:23:33 · 5230 阅读 · 0 评论 -
verilog 实现加法器
verilog 实现加法器(1)半加器的实现原理:半加器是由两个一位输入实现的,与全加器的区别是不带进位加,相对比较简单,其逻辑关系为: 进位输出:Ci+1=Ai*Bi 和输出:Si = Ai^Bi 其中*为与逻辑,^为异或逻辑。verilog 实现:module half_adder(a,b,sum,cout); input a; input b; ou原创 2014-03-07 12:06:23 · 24426 阅读 · 0 评论 -
在verilog中使用clogb2函数可进行log2操作,用来计算数据位宽
//function called clogb2 that returns an integer which has the//value of the ceiling of the log base 2.function integer clogb2 (input integer bit_depth);beginfor(clogb2=0; bit_depth>0;原创 2018-01-09 16:58:14 · 23647 阅读 · 0 评论