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verilog中的有符号数运算
verilog中的有符号数运算有符号数的计算:若有需要关于有号数的计算,应当利用Verilog 2001所提供的signed及$signed()机制。Ex:input signed [7:0] a, b;output signed [15:0] o;assign o = a * b;orinput [7:0] a, b;转载 2014-01-13 17:37:38 · 2079 阅读 · 0 评论 -
ram存储器的简单实现
1.单端口ram读使能有效,输出数据,否则为高阻。module ram(clk,wr_en,rd_en,addr,data); input clk; input wr_en,rd_en; inout [7:0] data; reg [7:0] mem [15:0] ; reg [7:0] temp; assign data = rd_en?temp:8'bz;al原创 2014-03-10 09:23:33 · 5266 阅读 · 0 评论 -
定点数与浮点数区别
转自http://www.cnblogs.com/cloudseawang/archive/2007/02/06/641652.html定点数与浮点数区别最近做HDR时,经常要用NV提供的16位纹理,它的说明书16位能达到24位的精度,就很奇怪?一直搞不懂浮点数的精度怎么算的?今天认真看了一下IEEE float point的标准,终于明白是什么了1. 什么是浮点数转载 2014-03-17 17:19:27 · 4415 阅读 · 0 评论 -
ISE中进行综合后时序查看
ISE中进行综合后,查看生成的report,找到Timing Report部分。简要分析如下:=========================================================================TIMING REPORTNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.转载 2014-03-23 15:03:09 · 14073 阅读 · 2 评论 -
同步fifo
fifo 为 先进先出缓存电路。按所需的时钟可以分为异步fifo(读写时钟频率或相位不相同)和同步fifo(读写时钟相同),其有按一个深度进行读写的,也有连续读写一块的,有读写位宽一致的,也有读写位宽是倍数关系的。好的fifo设计的基本要求是:写满而不溢出,读空又不多读。1.同步fifo的设计下图为一个fifo的整体结构。根据此结构,写如下代码;`define DATA原创 2014-03-23 15:01:06 · 1646 阅读 · 0 评论 -
verilog 中最后用$fclose()的错误
用下边的的语句实现了一个写文件的功能integer fw_id;initial begin fw_id=$fopen("first.txt","w"); $fmonitor(fw_id, "%h\n", x_rl_a1_o); $fclose(fw_id);end结果就出现了这个:$fmonitor : Argument 1 is an unknown file原创 2015-01-09 09:14:45 · 2755 阅读 · 0 评论 -
verilog module 传参数后,该模块如何应用其参数
module module_name #(parameter WD = 12)(相关接口定义);always@(posedge clk or negedge rst_n)beginif(!rst_n) x elsex endendmodule原创 2015-01-31 23:20:39 · 1334 阅读 · 0 评论 -
在verilog中使用clogb2函数可进行log2操作,用来计算数据位宽
//function called clogb2 that returns an integer which has the//value of the ceiling of the log base 2.function integer clogb2 (input integer bit_depth);beginfor(clogb2=0; bit_depth>0;原创 2018-01-09 16:58:14 · 23763 阅读 · 0 评论