基于FPGA的1553B总线通信

置顶竹瑶ZYE

已于 2024-09-24 11:56:45 修改

阅读量883

点赞数 13

文章标签： fpga开发

于 2024-09-23 22:39:20 首次发布

本文链接：https://blog.csdn.net/w_lsong/article/details/142470240

版权

MIL-STD-1553B 是美国军方专为飞机上设备制定的一种信息传输总线标准。以下是关于该标准的详细介绍：

1. 历史发展：

- 美国 SAE A2K 委员会在军方和工业界的支持下，于1968 年决定开发标准的信号多路传输系统。

- 1973 年公布了 MIL-STD-1553 标准，1978 年公布了该标准的修订本，1980 年美国空军又对该标准作了局部修改和补充。

- 我国于 1987 年颁布了相应的军标 GJB289A-97。

2. 系统组成：

- 总线控制器（BC）：是总线上唯一被安排为执行建立和启动数据传输任务的终端，负责组织信息传输，对整个总线通信进行管理和控制。

- 远程终端（RT）：是用户子系统到数据总线上的接口，在 BC 的控制下提取数据或接收数据。

- 总线监e视器（BM）：“监控”总线上的信息传输，以完成对总线上的数据源进行记录和分析，但本身不参与总线的通信。一般情况下，这 3 部分通过 1 个多路总线接口（MBI）来完成，可把 MBI 嵌在计算机内。

3. 物理特性：

- 传输速率：工作频率是 1MHz，数据传输率为 1Mbps。

- 编码方式：采用曼彻斯特 II 码，这种编码方式适用于变压器耦合。

- 传输媒介：通常为屏蔽双绞线。

- 耦合方式：有直接耦合和变压器耦合两种。直接耦合不利于终端故障隔离，可能因一个终端故障导致整个总线网络瘫痪，所以协议中明确指出不推荐使用，而变压器耦合可提供更好的故障容错和共模抑制能力。

4. 信息格式：

- 总线上的信息以消息的形式调制成曼彻斯特码进行传输，每条消息最长由 32 个字组成。

- 所有的字分为三类：命令字、数据字和状态字。每类字的长度为 20 位，有效信息位是 16 位，每个字的前 3 位为单字的同步字头，最后 1 位是奇偶校验位。

- 命令字位于每条消息的起始部分，其内容规定了该次传输的具体要求。

- 状态字只能由 RT 发出，代表 RT 对 BC 发出的有效命令的反馈。

- 数据字既可以由 BC 传输到某 RT，也可以在 RT 之间或从某 RT 传输至 BC，代表传输的数据。

5. 通信方式：

- 采用指令/响应型通信协议，即总线上的所有消息传输都由总线控制器发出的指令来控制，相关终端对指令应给予响应并执行操作。

- BC 能够以“广播”方式向所有 RT 发送一个时间同步消息。

6. 可靠性机制：

- 具有防错功能、容错功能、错误的检测和定位、错误的隔离、错误的校正、系统监控及系统恢复功能。采用双冗余系统，有两个传输通道，保证了良好的容错性和故障隔离。

- 为确保数据传输的完整性，采用反馈重传纠错方法。当 BC 向某一 RT 发出一个命令或发送一个消息时，终端应在给定的响应时间内发回一个状态字，如果传输的消息有错，终端就拒绝发回状态字，由此报告上次消息传输无效。

7. 应用领域：

最初由美国空军用于飞机航空电子系统，目前已广泛应用于美国和欧洲海、陆、空三军，如飞机的航电系统、武器控制系统、飞行控制系统等，并且逐步扩展到航天、坦克、舰船等领域。

8. Core1553BRM介绍：

Core1553BRM 的主要特点如下：
1. 功能多样性：
- 多种终端模式支持：能够提供 MIL-STD-1553B 总线控制器（BC）、远程终端（RT）或总线监控终端（BM 或 MT）的功能，并且可以灵活配置为提供这三种 1553 功能的全部或任意组合，可满足不同应用场景和系统架构的需求。
2. 兼容性强：
- 寄存器兼容：与 Aeroflex Inc. 的 SuMMITTM 系列 1553B 设备寄存器兼容，这使得在系统集成过程中，能够方便地与其他采用该系列寄存器的设备进行交互和协同工作，降低了系统设计和集成的难度。
- 广泛的产品家族支持：该核心在 Microsemi 近期的 Flash、反熔丝和辐射耐受等多种产品家族中都得到支持，这为不同应用环境和对可靠性有不同要求的项目提供了多种选择。
3. 通信高效性：
- 高数据传输速率：遵循 MIL-STD-1553B 标准，数据传输率为 1Mbps，能够快速传输大量数据，满足航空航天、军事等对数据传输实时性要求较高的应用场景。
- 高效的信息格式：总线上的信息以消息的形式调制成曼彻斯特码进行传输，每条消息最长由 32 个字组成，且字分为命令字、数据字和状态字三类，这种格式的定义使得数据传输和通信控制更加高效和准确。
4. 系统集成便利性：
- 外部 CPU 连接支持：需要连接外部 CPU 来设置核心寄存器和初始化内存中的数据表，方便开发者对核心功能进行配置和管理，以适应不同的应用需求。
- 灵活的存储配置：外部存储块用于存储接收和发送的数据，该存储器可以根据具体的目标产品系列选择在 FPGA 内部或外部，为系统设计提供了更大的灵活性。
5. 版本丰富性：
- 评估版本：允许使用集成设计环境 (IDE) 或 ModelSim®进行核心仿真，方便开发者在实际应用前对系统功能和性能进行验证和测试。
- Obfuscated 版本：提供经过混淆处理的 RTL 和预编译测试平台，在一定程度上保护了知识产权，同时也便于快速进行系统验证和测试。
- RTL 版本：提供对源代码的完全访问权限，适合那些希望对核心进行二次开发和扩展的开发者，使其能够深入了解核心的实现细节并根据自身需求进行优化。