Nios-II编程入门实验

最新推荐文章于 2024-05-23 10:12:10 发布
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文章标签： fpga开发
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本文链接：https://blog.csdn.net/wakeup_high/article/details/138731372
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文章目录

一. 实验目标：学习 Quartus 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。
二. 实验过程：
1、完成以下实验：

  1. 在DE2-115开发板上分别用 Verilog和 Nios软件编程两种方式完成LED流水灯显示，理解两种方式的差异;
  2. 分别用Verilog和Nios软件编程, 实现DE2-115开发板串口输出“Hello Nios-II”字符到笔记本电脑串口助手。
    3）分别在DE2-115开发板和树莓派上编写串口通信程序， 实现树莓派串口指令对FPGA板子上的流水灯程序的控制，控制方式自定。

一 Verilog实现流水灯

使用quartus创建好工程项目，将verilog文件加入项目中，分析综合一次后，添加引脚，引脚如下：
在这里插入图片描述
添加完后直接全编译，最后连接DE2-115下载即可。
代码如下：

module led_flow #(parameter TIME_0_5S = 25_000_000)(
    input               sys_clk     ,
    input               sys_rst_n   ,
    output  reg [7:0]   led     
);
    reg     [24:0]      cnt     ;
    wire                add_cnt ;
    wire                end_cnt ;
    reg     [2:0]       cnt1;
    wire                add_cnt1;
    wire                end_cnt1;

    always @(posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n) begin
            cnt <= 25'b0;
        end
        else if(add_cnt) begin
            if(end_cnt) begin
                cnt <= 25'b0;
            end
            else begin
                cnt <= cnt+1'b1;
            end
        end
        else begin
            cnt <= cnt;
        end
    end

    // 异步复位
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(!sys_rst_n)begin
            cnt1 <= 3'b0;
        end
        else if(add_cnt1) begin
            if(end_cnt1)begin
                cnt1 <= 3'b0;
            end
            else begin
                cnt1 <= cnt1 + 1'b1;
            end
        end
    end

    always @(posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n)begin
            led <= 8'b0;
        end
        else begin
            case (cnt1)
                3'b000 : led <= 8'b0000_0001;
                3'b001 : led <= 8'b0000_0010;
                3'b010 : led <= 8'b0000_0100;
                3'b011 : led <= 8'b0000_1000;
                3'b100 : led <= 8'b0001_0000;
                3'b101 : led <= 8'b0010_0000;
                3'b110 : led <= 8'b0100_0000;
                3'b111 : led <= 8'b1000_0000;
                default: led <= led;
            endcase
        end
    end


    assign add_cnt = 1'b1;
    assign end_cnt = add_cnt && cnt == TIME_0_5S - 1;
    assign add_cnt1 = (cnt == TIME_0_5S-1);
    assign end_cnt1 = add_cnt1 && cnt1 == 3'b111;

endmodule

运行效果如下：
在这里插入图片描述

二 Nios实现流水灯

2.1 创建项目

在文件夹下（你放项目的文件夹）创建一个新的项目，名称任意，最好和项目有关，我的是NiosII，并在里面创建prj目录：

在这里插入图片描述
在这里插入图片描述
创建好之后打开quartus新建工程：
在这里插入图片描述
在这里插入图片描述
一直next，到选择型号界面。
选择芯片型号，根据实际情况选择
在这里插入图片描述
点击finish

2.2 SOPC添加模块

在这里插入图片描述
这里以前是叫qsys，现在变成了platform designer，他俩都是为了设置sopc（system on programmble chip），在这里面可以使用一些已经写好了的模块（IP核）来构建你自己想完成的功能。

首先，最基本的需要一个cpu（NIosII处理器）、ram存储器、jtag、systemid，这几个是最基本的配置。其次我们需要点灯，所以就需要pio。

  • 添加基本配置cpu
    在platform designer的左侧，有一个IP Catalog，是IP 目录的意思，可以在搜索栏输入关键字查找你想添加的ip核。如下：
    在这里插入图片描述
    添加之后，有弹框，让你配置这个模块，一般保持默认。
    在这里插入图片描述
    然后点击finish。
    右键Rename，将名字改为cpu
    在这里插入图片描述

  • 添加基本配置jtag
    在这里插入图片描述
    保持默认配置，finish之后改名字为uart
    在这里插入图片描述

  • 添加基本配置ram
    在这里插入图片描述
    这个需要修改一下，Size变为40960bytes，因为后续的软件代码都是存储到ram中的，还包括一些指令什么的需要较大的空间，你可以在这设定充足，或者在后续eclipse软件中修改，有点类似于cube里面的一些操作。
    在这里插入图片描述
    修改之后finish，改名字为onchip_ram
    在这里插入图片描述

  • 添加基本配置systemid
    在这里插入图片描述
    保持默认选项，finish。

  • 添加流水灯的pio
    在这里插入图片描述
    在这里插入图片描述
    点击finish后将名字改为pio_led，并且要在led下的externel_connection该名称为out_led。这里是为了说明顶层文件中有一个输出是out_led。可以在后面看到生成的模块实例格式中输出就有这个，输入包括时钟和复位信号。
    在这里插入图片描述
    以上就是你需要的所有模块，接下来就是连线。过程类似你要编写顶层top文件，需要把输出输出等地方连接起来。

2.3 SOPC输入输出连接

在打开这个platform designer的时候有一个clk_0模块，是它本身就有的，需要双击一下，看其中时钟频率是多少：
在这里插入图片描述
可以看到这里是50MHz，和手里的fpga晶振是同样的频率。所以不用修改，如果不同，就需要做一些额外的操作比如添加一个锁相环，进行倍频操作。
cpu，uart，onchip_ram，pio_led、sys_id都有clk和reset的需求，所以要把他们的时钟和复位连接起来。
接着是cpu作为处理器，uart以及pio、ram等都有数据相关的操作，需要通过数据总线，所以要将这些连接到数据总线上去。连线结果如下：
在这里插入图片描述
连接完后，再配置一下处理器，双击cpu:
在这里插入图片描述

这些模块都是基于Avalon总线，需要确保他们地址不同。
点击system->assign base address后可以看到每个模块base那一列都分配了不同的地址。
在这里插入图片描述
分配完成之后，可以看到最下方Messages中没有报错了，如果还有报错就是前面有地方没有配对。
在这里插入图片描述

2.4 Generate

点击generate中的generate HDL
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
完成之后，再点击show…template，可以看到现在这个模块的实例顶层格式：
在这里插入图片描述
复制下来。可以关闭platform designer回到quartus中。
点击File,new创建一个verilog HDL file
在这里插入图片描述

开始编写顶层文件：
创建一个顶层模块后，填写庶出庶出，并将刚才复制的粘贴进去，作为实例化的对象。

之后再添加qip文件：Assignments–>Settings–>
在这里插入图片描述
在这里插入图片描述
Applay之后，就开始分析综合、绑定引脚（可参考数据手册led绑定）:
在这里插入图片描述
然后全编译。硬件部分就编好了。

2.5 软件部分

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
先有点led_flow_bsp
在这里插入图片描述
保持硬件的最新性。
然后右键led_flow，build project。如果编译没问题就开始下一步。
在这里插入图片描述
先把硬件烧录到fpga板子上。
连接板子，
在这里插入图片描述
start。

再烧软件：
在这里插入图片描述

会出现一个报错，点击右侧的refresh…就可以了。

2.6 运行结果

在这里插入图片描述

三 Verilog实现串口

项目创建和以前的一样。

3.1 代码

uart.tx:

//波特率为115200bps，即每秒传送115200bit的数据，传送1bit数据需要434个时钟周期
//tx内部是并行数据，需要串行传出去，一般数据格式是1bit的起始位，8bit的数据位，1bit的停止位
//所以需要一个8bit的计数器，计算传送了多少个bit，起始位是低电平有效，停止位是持续的高电平
//需要接收8bit的数据
//需要1bit的传送出去
module uart_tx(
    input               clk     ,
    input               rst_n   ,

//in
    input    [7:0]      din ,//要发送的数据
    input               din_vld,//数据有效

//out
    output  reg [3:0]   cnt_byte,//现在输出第几个byte了
    output  reg         tx    //串口数据
);

parameter    Baud = 434;

//波特率计时器
reg         [8:0]       cnt_baud     ;
wire            add_cnt_baud ;
wire            end_cnt_baud ;
reg                     flag;

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
         cnt_baud <= 0;
    end 
    else if(add_cnt_baud)begin 
        if(end_cnt_baud)begin
            cnt_baud <= 0;
        end
        else begin
            cnt_baud<=cnt_baud+1;
        end
    end 
    else begin 
        cnt_baud <= cnt_baud;
    end 
end
assign add_cnt_baud = flag;
assign end_cnt_baud = add_cnt_baud && cnt_baud == Baud - 1;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        flag <= 1'b0;
    end
    else if(din_vld)begin
        flag <= 1'b1;
    end
    else if(end_cnt_bit)begin
        flag <= 1'b0;
    end
    else begin
        flag <= flag;
    end
end

//波特率计数完成，就可以发送下一个bit
//表示需要把第几位发送出去
reg               [3:0]      cnt_bit;//最多是8
wire            add_cnt_bit;
wire            end_cnt_bit;
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
         cnt_bit <= 0;
    end 
    else if(add_cnt_bit)begin 
        if(end_cnt_bit)begin
            cnt_bit <= 0;
        end
        else begin
            cnt_bit <= cnt_bit + 1;
        end
    end 
    else begin 
        cnt_bit <= cnt_bit;
    end 
end
assign  add_cnt_bit = end_cnt_baud;
assign  end_cnt_bit = add_cnt_bit && cnt_bit == 8;


//发送到第几个字符，总共要发15个字符
wire                     add_cnt_byte ;
wire                     end_cnt_byte ;

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
         cnt_byte <= 0;
    end 
    else if(add_cnt_byte)begin 
        if(end_cnt_byte)begin
            cnt_byte <= 0;
        end
        else begin
            cnt_byte <= cnt_byte + 1;
        end
    end 
    else begin 
        cnt_byte <= cnt_byte;
    end 
end

assign      add_cnt_byte = end_cnt_bit;//发送完8bit后
assign      end_cnt_byte = add_cnt_byte && cnt_byte == 14;


//发送数据的逻辑，先加上起始位

reg         [8:0]      data     ;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        data <= 9'h1ff;
    end
    else if(din_vld)begin
        data <= {din,1'b0};  //数据加上起始位
    end
    else begin
        data <= data;
    end
end

//并行转串行逻辑
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
         tx <= 0;
    end 
    else if(cnt_baud == 1)begin //每发送完1bit，就发送一个tx;
        tx <= data[cnt_bit];//LSP,低位先发
    end 
    else if(end_cnt_bit)begin
        //处理停止位
        tx <= 1'b1;
    end
    else begin 
        tx <= tx;
    end
end


endmodule

test.v

module test(
    input               clk     ,
    input               rst_n   ,
    input  wire [3:0]   cnt_byte,//现在输出第几个byte了

    output   reg           dout_vld,//表示200us间隔实现
    output   reg [7:0]  led_data//表示输出的数据
);
//总共需要发送15个字符，所以需要15的计数器


//200us计数器
parameter   TIME_200uS = 1_000_0;
reg         [13:0]      cnt_200uS;
wire                    add_cnt_200uS;
wire                    end_cnt_200uS;
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_200uS <= 0;
    end 
    else if(add_cnt_200uS)begin 
        if(end_cnt_200uS)begin 
            cnt_200uS <= 0;
        end
        else begin 
            cnt_200uS <= cnt_200uS + 1;
        end 
    end
    else begin
        cnt_200uS <= 0;
    end
end 
assign add_cnt_200uS = 1'b1;
assign end_cnt_200uS = add_cnt_200uS && cnt_200uS ==  TIME_200uS - 1;


    //定义输出数据
    //Hello Nios-II到串口
    always @(posedge clk or negedge rst_n)begin
        if(!rst_n)begin
            dout_vld <= 1'b0;
        end
        else if(end_cnt_200uS)begin
            dout_vld <= 1'b1;
            case(cnt_byte)
                 0     :   led_data = 8'b01001000;//H
                 1     :   led_data = 8'b01100101;//e
                 2     :   led_data = 8'b01101100;//l
                 3     :   led_data = 8'b01101100;//l
                 4     :   led_data = 8'b01101111;//o
                 5     :   led_data = 8'b00100000;//space
                 6     :   led_data = 8'b01001110;//N
                 7     :   led_data = 8'b01101001;//i
                 8     :   led_data = 8'b01101111;//o
                 9      :   led_data = 8'b01110011;//s
                10      :   led_data = 8'b00101101;//-
                11      :   led_data = 8'b01001001;//I
                12      :   led_data = 8'b01001001;//I
                13      :   led_data = 8'b00001101;//\r
                14      :   led_data = 8'b00001010;//\n
                default :   led_data = 8'b0;
            endcase
        end
        else begin
            dout_vld <= 1'b0;
        end
    end




endmodule

top.v

module top(
    input           clk     ,
    input           rst_n   ,
    output          tx      
);
    wire    [7:0]           led_data    ;
    wire    [3:0]           cnt_byte   ;
    wire                   din_vld   ;

    uart_tx             inst_uart_tx(
        .clk            (clk      ),
        .rst_n          (rst_n    ),

//in
        .din            (led_data),//如果串口占用时，uart_data
        .din_vld        (din_vld),
//out
        .cnt_byte       (cnt_byte),
        .tx           (tx     ) 
    );
    
    
    test                inst_test(
        .clk            (clk        ),
        .rst_n          (rst_n      ),

//in
        .cnt_byte       (cnt_byte),

//out
        .led_data       (led_data   ),
        .dout_vld       (din_vld)
    );

endmodule

3.2 引脚

指定gpio口为tx和rx，编程实现硬件逻辑
在这里插入图片描述

3.3 效果

在这里插入图片描述

四 Nios2实现串口

4.1 sopc硬件设计

在这里插入图片描述

4.2 top文件

module nios2_uart_top(
	input			clk,
	input			rst_n,
	
	input			rxd,
	output		txd
);


    nios2_uart u0 (
        .clk_clk       (clk),       //   clk.clk
        .reset_reset_n (rst_n), // reset.reset_n
        .uart_rxd      (rxd),      //  uart.rxd
        .uart_txd      (txd)       //      .txd
    );
endmodule

4.3 软件代码

#include <stdio.h>
#include "unistd.h"
#include "system.h"
#include "alt_types.h"
#include "altera_avalon_uart_regs.h"
#include "sys\alt_irq.h"

/*
 * 串口发送字符串函数
 * */
/*
void Uart_sendString(char *data, unsigned int len)
{
	alt_u8 i;
	for(i=0;i<len;i++)
	{
		IOWR_ALTERA_AVALON_UART_TXDATA(UART_BASE, data[i]);	//数据发送完，将TRDY置为1
		while((IORD_ALTERA_AVALON_UART_STATUS(UART_BASE) & 0x40)!=0x40); //判断数据(TRDY==1)是否发送完毕
	}
}
*/

int main()
{
  char *str = "hello Niosii!\r\n";
  while(1){
	  alt_u8 j;
	  for(j = 0; j < 17; j++){
		  IOWR_ALTERA_AVALON_UART_TXDATA(UART_BASE, str[j]);	//数据发送完，将TRDY置为1
		  while((IORD_ALTERA_AVALON_UART_STATUS(UART_BASE) & 0x40)!=0x40); //判断数据(TRDY==1)是否发送完毕
	  }
	  int i = 0;
	  while(i<500000)
	  {
		  i++;
	  }
  }
  return 0;
}

4.4 实现效果

在这里插入图片描述

五 参考资料

1、正点原子视频
2、NiosII流水灯
3、NiosII串口

六 总结

verilog和nios-II比较下来，verilog编程的时候可以选择性的编程，比如我现在要串口传送，我可以只写一个串口传送就可以传出去，但是在细节方面比如时序很容易搞混，简洁但是要很细心，否则就是bug。Nios-II是添加ip核，使用已有的模块去建立程序逻辑，相当于模拟一个电脑，大致了解一下是能上手的。但是要深究还是有点难度的。相比较下来，nios-ii确实方便了一点点，并且它有点像拼图，把模块拼起来，然后软件编程实现。

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NiosII系统开发流程
07-13
NiosII系统开发流程详细解析，让你能够对NiosII系统开发有个整体的认识，已达到快速入门的目的。
实验一Nios-II编程入门
m0_69726414的博客
05-14 707
文章使用的工具及板子类型工具：Quartus II 18.0开发板：Cyclone IV E EP4CE115F29C7。
Nios-II编程入门
qq_64235654的博客
05-12 949
一. 实验目标：学习 Quartus 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。二. 实验过程：1、完成以下实验：1) 在DE2-115开发板上分别用 Verilog和 Nios软件编程两种方式完成LED流水灯显示，理解两种方式的差异;
【FPGA】Nios-II编程入门
weixin_62901798的博客
05-14 572
在DE2-115开发板上分别用 Verilog和 Nios软件编程两种方式完成LED流水灯显示，理解两种方式的差异;
Nios-II编程入门之流水灯
qq_67534992的博客
05-12 412
学习 Quartus 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。
作业：Nios-II编程入门之流水灯
qq_66199663的博客
05-12 137
学习 Quartus 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。
实验一. Nios-II编程入门
whynotsolve的博客
05-12 230
这次实验让我掌握了Nios II编程的基础知识。在编写控制LED流水灯和串口通信的程序时，我学习了如何使用Nios II IDE进行编程、调试和下载程序。掌握了如何操作GPIO和UART等外设。
FPGA的NIOS-II开发入门
java_creater的博客
04-24 343
FPGA的NIOS-II开发入门实验目的及设备需求实验目的实验设备实验步骤硬件部分设计三级目录 实验目的及设备需求 实验目的 （1）学习Quartus Prime、Platform Designer、Nios II SBT的基本操作 （2）初步了解SOPC的开放流程，基本掌握Nios II软核的定制方法 （3）掌握Nios II软件的开发流程，软件的基本调试方法 实验设备 硬件：PC机、DE2-115FPGA实验开发平台 软件：Quartus Prime 18.1、Platform DEsigner、N
Nios-II入门实践
molongqishi的博客
04-14 253
学习 Quartus 、Platform Designer、Nios-II SBT 的基本操作；初步了解 SOPC 的开发流程，基本掌握 Nios-II 软核的定制方法；掌握 Nios-II 软件的开发流程，软件的基本调试方法。
FPGA Nios II入门
12-10
这是FPGA编程的高级阶段。Nios II是可以在FPGA实现C语言编程。希望能对大家有帮助
SOPC 系统设计入门教程
07-23
SOPC ,系统设计入门教程 前言 目录 第一章 概述 1．1 SOPC 的概念 1．2 SOPC 系统设计流程 1．2．1 SOPC Builder 的设计流程 1．2．2 SOPC Builder 的设计阶段 1．2．3 SOPC 系统开发流程 1．3 SOPC 系统...
SOPC系统入门教程
04-02
2．2 Nios CPU 2．2．1 指令总线主端口 2．2．2 数据总线主端口 2．2．3 缓冲存储器 2．2．4 移位单元 2．2．5 乘法支持 2．2．6 中断支持 2．2．7 Nios 片上调试模块 2．2．8 开发环境 2．3 ...
SOPC系统设计入门教程
12-28
4 外设IP模块 2．4．1 通用异步串行接口（UART） 2．4．2 可编程并行输入/输出模块（PIO） 2．4．3 定时器 2．4．4 DMA控制器 第三章 系统硬件开发 3．1 硬件开发流程 3．2 创建Quartus II工程...
基于FPGA的VGA协议实现
m0_67981564的博客
05-22 775
VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。**VGA接口即电脑采用VGA标准输出数据的专用接口。**VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA不是用来显示的那块屏幕，而是用来传输信号的接口。VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。
FPGA实现多路并行dds
weixin_42553916的博客
05-22 446
多路并行dds，传统DDS的局限性在于输出频率有限。根据奈奎斯特采样定理，单路DDS的输出频率应小于系统时钟频率的一半。但是在很多地方，要使采样率保持一致，所以，为了提高采样率，可以采样多路并行dds技术，然后并转串输出，提高采样率。假如fs是100MHz，调用4个并行的dds，然后按照顺序将4路并行的dds拼接成一路（并转串），这样就相当于采样率是4*fs,即400MHz采样率下的数据。可以从上式中看出，4路dds的pinc（频率控制字）是一样，差别是在其相位差（poff）DDS0的poff是0；
基于FPGA的图像直方图均衡化处理verilog实现,包含tb测试文件和MATLAB辅助验证
MATLAB,verilog,python,opencv,tensorflow,caffe,C,C++
05-23 430
图像直方图均衡化是一种图像处理技术，旨在改善图像的全局对比度，通过重新分配图像的像素值，使得图像的直方图更加均匀。对于灰度的分布更加平滑，图像的视觉效果更佳。这一过程特别适用于那些整体偏暗或偏亮、对比度不足的图像。原理灰度直方程分布： 首先，计算原图的灰度直方程H(r)，它表示每个灰度级的像素数。对于8位图像，灰度级从0到2555，H(i)表示灰度i的像素数。累积分布： 接下来，计算累积分布H'(r)，对H累加和，反映每个灰度累积像素数，直到当前灰度。映射变换。
FPGA——eMMC验证
最新发布
weixin_43473254的博客
05-23 186
(1)jz4740、mmc、emmc、sd之间的关系？emmc——mmc基础上发展的高效存储解决方案。##1.FPGA烧录流程。jz4740——处理器。mmc——存储卡标准。
基于nios的c编程spi协议实现
07-27
基于Nios的C编程可以实现SPI协议。在这个实验中，可以使用Nios软核作为主机部分，并使用IDE为Nios软核编写一个自动收发激励数据的C程序。同时，将上一次实验编译的myspi作为从机部分，构建SPI通信环路。这样，就可以在Nios处理器中生成激励数据并发送，然后通过Nios处理器读取结果数据并接收。每次发送一个数据同时接收一个数据，并使用软件进行验证读写是否正确。\[1\] 在这个实验中，需要注意一些主要问题。首先，要考虑Nios软核和DE0开发板之间建立SPI通信自环的时钟相位差。这是由于硬件布线造成的不可忽视的时延问题。不同的从机硬件设置不同的PLL，这直接影响Nios的发送和接收数据寻址是否正确。同时，还需要确定Nios中的SPI使用何种输入时钟。可以参考alter友晶提供的SDRAM DEMO，其中给出了DE0开发板SDRAM与CPU的时钟相位差。在本次实验中，可以使用CPU时钟而不是SDRAM时钟作为Nios中SPI的输入时钟。\[3\] 通过以上步骤，基于Nios的C编程可以实现SPI协议的功能。 #### 引用[.reference_title] - *1* *2* *3* [nios-spi进阶实验：SPI环路用NIOS处理器生成激励数据发送、接收并验证](https://blog.csdn.net/weixin_41033536/article/details/80242194)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insert_down28v1,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

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