【FPGA】Nios-II编程入门

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已于 2024-05-14 21:29:38 修改

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文章标签： fpga开发

于 2024-05-14 21:29:01 首次发布

本文链接：https://blog.csdn.net/weixin_62901798/article/details/138859690

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一、在DE2-115开发板上Verilog实现流水灯

新建项目，写入代码

module led_ctrl #(parameter TIME_0_5S = 25_000_000)(
    input               sys_clk     ,
    input               sys_rst_n   ,
    output  reg [7:0]   led     
);
    reg     [24:0]      cnt     ;
    wire                add_cnt ;
    wire                end_cnt ;
    reg     [2:0]       cnt1;
    wire                add_cnt1;
    wire                end_cnt1;

    always @(posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n) begin
            cnt <= 25'b0;
        end
        else if(add_cnt) begin
            if(end_cnt) begin
                cnt <= 25'b0;
            end
            else begin
                cnt <= cnt+1'b1;
            end
        end
        else begin
            cnt <= cnt;
        end
    end

    // 异步复位
    always @(posedge sys_clk or negedge sys_rst_n) begin
        if(!sys_rst_n)begin
            cnt1 <= 3'b0;
        end
        else if(add_cnt1) begin
            if(end_cnt1)begin
                cnt1 <= 3'b0;
            end
            else begin
                cnt1 <= cnt1 + 1'b1;
            end
        end
    end

    always @(posedge sys_clk or negedge sys_rst_n)begin
        if(!sys_rst_n)begin
            led <= 8'b0;
        end
        else begin
            case (cnt1)
                3'b000 : led <= 8'b0000_0001;
                3'b001 : led <= 8'b0000_0010;
                3'b010 : led <= 8'b0000_0100;
                3'b011 : led <= 8'b0000_1000;
                3'b100 : led <= 8'b0001_0000;
                3'b101 : led <= 8'b0010_0000;
                3'b110 : led <= 8'b0100_0000;
                3'b111 : led <= 8'b1000_0000;
                default: led <= led;
            endcase
        end
    end


    assign add_cnt = 1'b1;
    assign end_cnt = add_cnt && cnt == TIME_0_5S - 1;
    assign add_cnt1 = (cnt == TIME_0_5S-1);
    assign end_cnt1 = add_cnt1 && cnt1 == 3'b111;

endmodule

配置引脚
在这里插入图片描述
运行结果

二、在DE2-115开发板上Nios-II编程流水灯

（一）、硬件设计

1.新建项目

2.进行 Qsys 系统设计

1、点击 Tools 下拉菜单下的 Platform Designer 工具
在这里插入图片描述

2、启动 Platform Designer 后，点击 File-save，如图所示，在文件名中填写为 kernel后点击 OK。
在这里插入图片描述

3、鼠标放在 clk_0 处点击右键 Edit 或是双击 clk_0 元件，对 Clock 进行时钟设置，设为 50M，如图所示。
在这里插入图片描述

3、添加 CPU 和外围器件

从 PD 的元件池中选择以下元件加入到当前设计的系统中：Nios II 32-bit CPU、jtag uart、片上存储器、PIO、system ID。

1、添加 Nios II 32-bit CPU
1、在“component library”标签栏中找到“Nios II Processor”后点击 Add（在查找窗口输出 nios 即可）。
在这里插入图片描述
2、在 Nios Core 栏中选择 Nios II/f 选项，其他保持默认选项，如图：

3、在”Caches and Memory Interfaces”标签栏中保持默认设置（Instruction Cache 选择4Kbytes）。如图所示：
4、其他标签栏中均保持默认设置。
5、点击 Finish 回到 PD 界面。
6、将 nios2_qsys_0 重命名为 cpu，点击”Rename”即可重新命名，操作完成后如图所示
在这里插入图片描述
7、将 cpu 的 clk 和 reste_n 分别与系统时钟 clk_0 的 clk 和 clk_reset 相连，如图所示。

2、添加 jtag uart 接口
jtag uart 接口是 Nios II 嵌入式处理器新添加的接口元件，通过内嵌在 Intel FPGA 内部的 JTAG 电路，可以实现在 PC 主机与 Qsys 系统之间进行串行字符流通信。
1、从下图左侧”Component Library”标签栏中的查找窗口输入 jtag 找到”JTAG UART ”，然后点击 Add。
在这里插入图片描述
2、在 JTAG UART-jtag-uart_0 的设置向导中保持默认选项，点击 Finish。
3、返回”System Contents”标签栏可以看到新加入的”JTAG UART”核。在”Name”列中将 jtag-uart_0 重命名为 jtag-uart。
4、进行 clk、reset 以及 master-slave 的连线。
5、进行中断 irq 连线。最终完成图如下：
在这里插入图片描述
3、添加片上存储器 On-Chip Memory(RAM)核
1、从下图左侧”Component Library”标签栏中的查找窗口输入 On Chip 找到”On-Chip Memory(RAM or ROM)”后点击 Add。
2、在”Size”栏中的”Total memory size”窗口中输入 40960（即片上内存的大小为 40KB），其余选项保持默认，点击 Finish。如下图所示。
在这里插入图片描述
3、返回”System Contents”标签栏可以看到新加入的”On-Chip Memory”核。在”Name”列中将 onchip_memory2_0 改名为 onchip_ram。
4、进行时钟、数据端口、指令端口的连接，连接后如下图所示。
4、添加 PIO 接口
1、从下图左侧”Component Library”标签栏中的查找窗口输入 pio 找到”PIO”后点击Add。
在这里插入图片描述
2、确定以下选项：Width 为 8bits，Direction 选择 output，其余选项保持默认，点击Finish。如下图所示。

3、返回”System Contents”标签栏可以看到新加入的”PIO”核。在”Name”列中将
pio_0 改名为 pio_led。并在在 Export 栏处双击，把输出口引出来，并命名为 out_led。
4、进行时钟、数据端口、指令端口的连接，连接后如下图所示。
在这里插入图片描述
5、添加片 System ID Peripheral 核
1、从下图左侧”Component Library”标签栏中的查找窗口输入 sys 找到” System ID Peripheral”后点击 Add。

2、保持默认选项，单击 Finish。
注：之前在 SOPC Builder 中 System ID 是自动生成的，但是在 PD（Qsys ）里已经不再自动生成。在 System ID 中可以输入一个 32 位的十进制整数值，保持 0 当然也可以。
3、返回”System Contents”标签栏可以看到新加入的” System ID Peripheral”核。在”Name”列中将 sysid_qsys_0 改名为 sysid。
4、进行时钟、数据端口的连接。如下图所示：
在这里插入图片描述

4、完成 Qsys 设计的后续工作

1、基地址分配
1、点击 PD 主界面菜单栏中的”System”下的”Assign Base Addresses”。
在这里插入图片描述
2、分配中断号
1、在”IRQ”标签栏下点选”Avalon_jtag_slave”和 IRQ 的连接点就会
为”jtag_uart”核添加一个值为 0 的中断号。如下图所示：

3、指定 NIos II 的复位和异常地址
1、从”System Contents”标签栏双击建立好的 cpu 进入 Nios II Processor 的配置界面，配置 Reset Vector 和 Exception Vector 为””onchip_ram.s1”，点击 Finish。下图所示：
在这里插入图片描述
4、复位端口
点击 Qsys 主界面菜单栏中的”System”下的”Create Global Reset Network”。
完成后会自动连接所有复位端口。

最终完成图如下，仔细对比，如果出错后面就无法进行

5、生成 Qsys 系统
1、点选”Generation HDL”标签栏中 Generate 按钮生成 Qsys 系统。如下图所示：
在这里插入图片描述
2、如果提示是否保存.qsys 文件，请选择保存。完成后会显示类似如下窗口：

3、点击 Close 后关闭窗口后，再关闭 Platform Designer 主界面。

5、生成原理图

1、在原理图(BDF)文件中添加 PD 生成的系统符号
如图在空白处双击将已生成的 kernel （D:\sopc\works\hello_led\kernel 目录下如图）加入 top_level.bdf 中。如下图所示：
在这里插入图片描述
2、加入 Quartus II IP File 文件
为了以后编译成功，请务必将对应的 Quartus II IP File (.qip) 加入项目中。步骤如下：
1、点击 Assignments-Settings，添加 kernel.qip 文件，如下图所示。

2、选中该文件后，点解 OK 按钮加入 kernel.qip 文件。
3、至此 Qsys 组件构建完成。

3、进行逻辑连接和生成管脚
1、逻辑连接。开发板晶振为 50M，与系统默认一致，因此，这里我们不需要修改。
2、在 kernel 模块内点击鼠标右键选取 Generate Pin for Symbol Ports 生成管脚。如下图所示：
在这里插入图片描述
3、将管脚”inclk0”改名为 clock，管脚”reset_reset_n”改名为 reset_n，
管脚 out_led_export[7…0]改为 out_led[7…0]。如下图所示：

4、芯片引脚设置
1、菜单里选择 Assignments-device，然后如下图所示点击 Device pin options。
在这里插入图片描述
2、进行 unused pin 设置，可能会收到外部信号的干扰，将未用引脚设置为 As
input tri-stated

6、编译工程

回到 Quartus II 主界面后编译项目。如下图所示，编译成功后，点击 OK 完成。

7、分配物理针脚

进入 Pin Planner 界面，按照开发板提供的管脚名称分配针脚，下图所示：
在这里插入图片描述
完成后关闭 Pin Planner,回到 Quartus Prime 主界面后再次编译项目。至此完成项目的硬件设计。

（二）、软件设计

下面使用 Nios II Software Build Tools for Eclipse 来完成当前项目的软件开发。

1、启动 Nios II SBT

1、按照下图所示点击 Nios II Software Build Tools for Eclipse 打开 Nios II SBT for Eclipse。
在这里插入图片描述
2、启动 Workspace 选择当前的项目目录，点 OK。

2、创建工程

1、建立新的软件应用，如下图所示：
在这里插入图片描述
2、点击后出现下图，在”SOPC Information File name”窗口中选择 kernel.sopcinfo 文件，以便将生成硬件配置信息和软件应用关联，CPU 栏会自动选择”CPU”。在”Project name”输入”hello_world,”Project template”选择 Hello_World。点击 Finish。
在这里插入图片描述
系统会自动生成一个打印“hello_world”的软件工程，在 hello_world.c 中我们可以看到相应代码。

3、修改程序

在 hell_word.c 里修改流水灯控制程序。

#include "system.h"
#include "altera_avalon_pio_regs.h"
#include "alt_types.h"
const alt_u8
led_data[8]={0x01,0x03,0x07,0x0F,0x1F,0x3F,0x7F,0xFF};
int main (void)
{
 int count=0;
 alt_u8 led;
 volatile int i;
 while (1)
 { if (count==7)
 {count=0;}
 else
 {count++;}
 led=led_data[count];
 IOWR_ALTERA_AVALON_PIO_DATA(PIO_LED_BASE, led);
 i = 0;
 while (i<500000)
 i++;
 }
 return 0;
}

4、编译工程

1、右键单击项目名称，在弹出的菜单中选择 Build Project，如下图所示。
在这里插入图片描述
2、编译完成后如下图所示：

（三）、运行项目

1、配置 FPGA

1、连接 JTAG 到开发板，确定 A.已正确安装驱动。B. 防火墙不会影响到 JTAG
的正常工作。最后给开发板上电。
2、启动 Quartus Prime Programmer。
3、添加下载文件。然后点击 Start 开始下载，下载成过后关闭，回到 Eclipse 主机面。

2、运行/调式程序

1、用户将运行程序来观察编译代码的执行。用户可以在目标硬件上或 Nios II 指令集仿真器(ISS)上运行程序。本节实验只讲述在目标硬件上调试和运行程序。在 C/C++ Projects 视图中右击 hello_led_0 工程文件夹，然后在弹出的快捷菜单中选择 Run As→Nios II Hardware 运行程序，也可以在菜单栏中选择 Run →Run Configurations。
**注意：**在目标板上运行程序前，要确保 USB Blaster 下载电缆已经连接好，要保证已经使用硬件系统对 FPGA 完成配置，即完成第（1）步。
2、配置 Run Configurations，转到”Target Connection”标签栏，点击右侧的 Refresh Connections 将 USB-Blaster 加入。
3、Apply 后，Run。