cadence 常见pcb电阻_不加端接电阻的快乐，你们绝对想象不到！

公众号：高速先生
B站：一博科技(短视频分享技术干货)

作者：黄刚

对于做过DDR模块的PCB工程师来说有没有过这样的体验，在板子小密度高的情况下，要是突然发现原理图上没有那一大把地址信号的端接电阻，他们的心情一定会是这样的…

掐指一算，基本上一个DDR的通道，地址控制信号加起来差不多达到20根，也就是说硬件工程师的小手一挥，对于PCB工程师就是一笔福利，尤其在目前板上走线密度越来越大，层数越来越少的情况下，PCB工程师差点就是给你一个大大的拥抱。当然从成本的角度看，要是一个板子有好几个DDR通道，而且是大批量生产的话，你们的老板估计也会给你们加个鸡腿吧。

但是爽归爽，端接电阻却不是说去掉就能去掉的，你要去掉的前提肯定是要保证能够跑通！这对于速率高的DDR模块，例如DDR4，而且一个通道有4个颗粒的DDR模块来说，问一下作为硬件工程师的你们，敢试试吗？

我们先说点轻松的吧，一般来说，常用的1拖4的DDR拓扑结构一般有两种，就是我们常见的fly-by拓扑和T拓扑，他们大概的示意图如下所示：

当然两者都可以加上相应的端接电阻来组成一个更为完善的拓扑，从外形来看，Fly-by拓扑是从头到尾进行串联的组合，T拓扑是以控制器到每个颗粒时间大致相等为前提的组合。关于这两种拓扑间的端接电阻如何选择及相关的原理，可以观看高速先生下面这个很详细的端接视频哈。

那么本案例来了，因为项目需要大批量的生产，因此客户想实现尽量省成本的DDR4模块设计，省成本的意思是对于DDR4模块来说，客户提出了能不能把地址信号的端接电阻省掉，由于省掉端接电阻之后，那么同时也可以节省一个VTT的电源转换芯片，也就是我们经常说的1.2V转0.6V给VTT端接电阻供电的电源。很显然这是一个非常规的设计，尤其对于2400Mbps的DDR4而言。高速先生其实之前也很少遇到这样的客户需求，在这么高速的DDR4模块中，而且还是4个颗粒的情况下，高速先生也是慢慢去尝试不同的拓扑带来的效果。

当然一开始高速先生还是希望在比较传统的Fly-by拓扑中实现，就是以下的拓扑了。

但是在这个传统的单面放置4个颗粒的Fly-by拓扑中，高速先生并没有得到想要的答案，它的波形说明了在Fly-by拓扑中基本上不太可能做到。

那么是不是就不能实现了呢？从上面Fly-by拓扑不加端接电阻的眼图结果来看，差的可不是一丁半点，Fly-by拓扑走不通，高速先生因此(也只能)把眼光转向T拓扑，经过详细的前期评估(此处忽略N个字哈)，高速先生狠下心把拓扑定成如下的样子：

没错，就是上面的这种T拓扑，而且是正反贴的T拓扑，从空间利用来看它会更有优势，你可以认为它只需要上面单面贴的Fly-by拓扑的一半位置就可以啦。那么它的信号质量到底能不能比Fly-by拓扑好呢？

之所以要打这个广告，就是想让大家先去看看高速先生队长的端接视频，看看能不能从中得到一些灵感哈。好了，那我们精心设计的T拓扑的信号质量到底能不能比Fly-by拓扑好呢？我们给出了它的验证结果，让我们惊讶的是(在我们的意料之内)，居然还是不错的。

这让高速先生看到了4个DDR颗粒也可以不用端接电阻的可能性，因此高速先生在T拓扑的结构中再进行仔细的优化，包括阻抗优化，长度优化，叠层优化等等一系列的操作之后，大胆的完成了该设计并进行投板验证，客户调试后反馈过来的结果也让大家松了一口气。

高速先生到最后有必要再多说两句哈，无论如何，去掉端接电阻的DDR设计我们都认为是非常规的设计，最好不要只通过单纯的设计进行保证，如果大家真的有这样的想法和需求的话，最好的方式就是…

— end —

本期提问

大家有没有类似你们认为非常规的DDR设计经历呢？

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