ucf 转xdc_DDR，Vivado和UCF - FPGA设计约束技巧之XDC约束之I/O篇（下）

我们可以通过波形图来再次验证 set_output_delay 中 -max/-min 的定义，即时钟采样沿到达之前最大与最小的数据有效窗口。

DDR 接口的约束设置

DDR 接口的约束稍许复杂，需要将上升沿和下降沿分别考虑和约束，以下以源同步接口为例，分别就 Setup/Hold Based 方法和 Skew Based 方法举例。

方法一 Setup/Hold Based Method

已知条件如下：

时钟信号 src_sync_ddr_clk 的频率： 100 MHz

随路送出的时钟 src_sync_ddr_clk_out 的频率： 100 MHz

数据总线： src_sync_ddr_dout[3:0]

接收端的上升沿建立时间要求 ( tsu_r ) ： 0.7 ns

接收端的上升沿保持时间要求 (thd_r ) ： 0.3 ns

接收端的下降沿建立时间要求 (tsu_f) ： 0.6 ns

接收端的下降沿保持时间要求 (thd_f ) ： 0.4 ns

板级走线延时：0 ns

可以这样计算输出接口约束：已知条件包含接收端上升沿和下降沿的建立与保持时间要求，所以可以分别独立计算。上升沿采样数据的 -max 是板级延时的最大值加上接收端的上升沿建立时间要求(tsu_r)，对应的-min 就应该是板级延时的最小值减去接收端的上升沿保持时间要求(thd_r)；下降沿采样数据的 -max 是板级延时的最大值加上接收端的下降沿建立时间要求(tsu_f)&