这里写了一个测试文件。
首先定义一个dds产生一个信号
对应时钟
reg clk_t=0; wire [15:0]da1_cos;
这里产生两个时钟
initial begin #0 clk=0; forever #4 clk= ~clk; end initial begin
这里写了一个测试文件。
首先定义一个dds产生一个信号
对应时钟
reg clk_t=0; wire [15:0]da1_cos;
这里产生两个时钟
initial begin #0 clk=0; forever #4 clk= ~clk; end initial begin