[转载]synplify使用

评定综合好坏最重要的两个指标：速度是否快和面积是否小；
synplify是专门针对FPGA/CPLD的逻辑综合工具；
synplify两个最显著的特点是BEST和Timing driven引擎，使得综合结果在速度和面积上都达到比较理想的效果；
synplify的几个版本使用相同的核心，但synlify pro的功能最强大；

synplify综合过程包括三方面内容：
1.对HDL源代码进行编译
    synplify将输入的HDL源代码翻译成boolean表达式并优化逻辑关系；
2.对编译的结果优化
    通过逻辑优化消除冗余逻辑和复用模块，这种优化是针对逻辑关系的，与具体器件无关；
3.对优化的结果进行逻辑映射与结构层次上的优化，最后生成网表；
    synplify将编译生成的逻辑关系映射成FPGA的地层模块和硬件原语(primitive)生成网表并优化；

synplify pro的主要特色：
1.支持混合设计： 一个工程中的源程序既可以包含verilog HDL代码又可以包含VHDL代码；
2.HDL源代码编辑器：可以直接在synplify中编辑HDL源代码，其语法纠错功能强大，有syntax check和synthesis check两个层次；
3.BEST(行为级提取技术)：将行为级提取的模块直接适配到FPGA底层单元中去；
4.scope(综合约束优化环境)：以电子表格形式输入、管理设计的约束，使用户可以方便、全面、有效地对设计进行综合约束，结果是.sdc文件
5.cross-prob