verilog的逻辑判断

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文章标签： c/c++
原文链接：http://www.cnblogs.com/layup/archive/2013/04/12/3017393.html
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　　verilog是可读性相当差的一门语言，其实这个不是语言的原因，而是天生的工种的原因。描述数字逻辑嘛，东西一多就显的乱得很，变量信号的耦合很严重，找一个信号的驱动源经常是需要跳转查找好几个文件。因此，提高verilog代码的可读性很有必要。
　　我在这个方面的思路就是尽量借鉴C语言的写法。begin-end就是大括号｛｝，always下面必定要一个，每个if-else还有case的selector都带着。还有就是宏定义的运用，像是简单的1位的1和0都定义成了：
View Code 
1 `define ON
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