verilog 组合逻辑的一些知识点，verilog赋值，判断语句更好的写法

已于 2022-03-30 18:01:31 修改
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分类专栏： FPGA 文章标签： verilog
于 2022-03-22 18:48:14 首次发布
By 张小鸿
本文链接：https://blog.csdn.net/qq_38376586/article/details/123668243
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当if, case条件不充分的时候，会产生锁存器，锁存器算时序逻辑器件

组合逻辑demo1

always @(*) begin
	a = in;
	b = a;
	c = b;
end

这里c=in，=相当于导线，直接连上去;

组合逻辑demo2

在这里插入图片描述
这句综合是这样的
在这里插入图片描述
d 延时一个时钟周期给q1，q1和q相当于组合逻辑

verilog比较好的写法

  1. 判断语句 ，我们一般是(a == 1),判断a是否等于1，比较好的写法是(1 == a);
  2. 赋值语句，比如说
b = a;
c  = b;

这种传递的，更好的写法是顺序换一下：

c = b;
b = a;
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