当if, case条件不充分的时候,会产生锁存器,锁存器算时序逻辑器件
组合逻辑demo1
always @(*) begin
a = in;
b = a;
c = b;
end
这里c=in,=相当于导线,直接连上去;
组合逻辑demo2
这句综合是这样的
d 延时一个时钟周期给q1,q1和q相当于组合逻辑
verilog比较好的写法
- 判断语句 ,我们一般是(a == 1),判断a是否等于1,比较好的写法是(1 == a);
- 赋值语句,比如说
b = a;
c = b;
这种传递的,更好的写法是顺序换一下:
c = b;
b = a;