电子技术——伪NMOS逻辑电路

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分类专栏：电子技术文章标签：嵌入式硬件硬件工程单片机物联网

于 2023-03-12 20:36:41 首次发布

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电子技术——伪NMOS逻辑电路

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伪NMOS逻辑反相器

下图展示了从CMOS修改而来的CMOS反相器：

CMOS反相器
在这里只有 $Q_N$ 接入输入端电压，同时 $Q_P$ 接地。 $Q_P$ 相当于是 $Q_N$ 的负载。当我们深入研究这个电路之前，首先这个电路存在一个显然的优点：每一个输入变量只连接了一个晶体管。因此受到扇入效应影响的传播延迟可以得到改善。

图(a)很像CMOS反相器，因此我们称为伪NMOS逻辑反相器。为了比较，我们将简短的介绍一下伪NMOS逻辑反相器两个旧的形式。最早的使用增强型MOSFET作为负载，如图(b)。这个电路的缺点是电压摆幅太小，噪声容限太低，具有过高的静态功率耗散。由于以上原因，这种电路已经过时了，在这之后被耗散型NMOS负载所替代了，如图©。

首先，当耗散型NMOS处于 $V_{GS} = 0$ 的时候，相当于一个恒流源，可以作为一个绝佳的负载源。然而，不久人们意识到耗散型NMOS受到体效应的影响，工作点可能会发生较大的偏移，导致电流源性能下降。虽然耗散型NMOS负载的性能要优于增强型NMOS负载，但是生产耗散型NMOS负载需要额外的步骤和成本。尽管耗散型负载的NMOS已经几乎完全被CMOS所替代，我们依然能够在特定的场合看到耗散型负载的NMOS。基于以上，本书中我们不再讲解耗散型负载的NMOS。

伪NMOS逻辑反相器很像过去的耗散型负载的NMOS，但是性能相对得到提升，而且还可以直接兼容现有的CMOS电路。

静态特性

首先， $Q_N$ 的漏极电流为：

$i_{DN} = \frac{1}{2} k_n (v_I -V_t)^2, v_O \ge v_I - V_t$

$i_{DN} = k_n[(v_I - V_t)v_O - \frac{1}{2}v_O^2], v_O \le v_I - V_t$

$i_{DP} = \frac{1}{2}k_p(V_{DD} - V_t)^2, v_O \le V_t$

$i_{DP} = k_p[(V_{DD} - V_t)(V_{DD} - v_O) - \frac{1}{2}(V_{DD} - v_O)^2], v_O \ge V_t$

我们在这里假设 $V_{tn} = -V_{tp} = V_t$ 来简化计算。发现 $i_{DN}$ 和 $v_I$ 的两个输入状态有关，而 $i_{DP}$ 无关，我们可以做出驱动负载曲线图：

驱动负载曲线图

负载曲线当 $v_I = V_{DD}$ 的时候表现出一个较小的饱和负载电流，可以在设计上使得 $k_n$ 比 $k_p$ 大4-10倍即可。这种反相器称为比例型，并且比例为 $\equiv k_n / k_p$ 比例参数决定了VTC的全部特征，包括 $V_{OL},V_{IL},V_{IH}$ 等等，也决定了噪声容限。选择一个较高的 $r$ 可以减小 $V_{OL}$ 并且获得一个较大的噪声容限。
只有 $v_O \le V_t$ 的时候 $Q_P$ 才表现为电流源，其他情况 $Q_P$ 将进入三极管区。

考虑两个极端的情况，当 $v_I = 0$ 的时候， $Q_N$ 截止而 $Q_P$ 也工作在截止区，此时没有电流，静态功率为零，对应图中的点A。当 $v_I = V_{DD}$ 的时候，对应于点E。相对于CMOS反相器，此时 $V_{OL}$ 并不等于零，这是一个显然的缺点。另外一个缺点是存在静态功率 $P_D = I_{stat} \times V_{DD}$ 。

VTC特性

下图展示了伪NMOS的VTC特性曲线：

VTC特性曲线
如图所示，在VTC曲线总共有四个区域，对应了 $Q_N$ 和 $Q_P$ 的四种的状态不同的区域，如图：

四种区域
对于区域一（AB段）， $Q_N$ 截止而 $Q_P$ 处于三极管区，此时：

$v_O = V_{OH} = V_{DD}$

对于区域二（BC段）， $Q_N$ 饱和而 $Q_P$ 仍然处于三极管区，通过联立漏极电流方程，假设 $k_n = rk_p$ 我们得到：

$v_O = V_t + \sqrt{(V_{DD} - V_t)^2 -r(v_I - V_t)^2}$

我们带入 $d v_O / d v_I = -1$ 并且 $v_I = V_{IL}$ ：

$V_{IL} = V_t + \frac{\sqrt{V_{DD} - V_t}}{\sqrt{r(r+1)}}$

中点 $V_M$ 当 $v_O = v_I$ ：

$V_M = V_t + \frac{\sqrt{V_{DD} - V_t}}{\sqrt{r + 1}}$

最后，区域二的终点C可以通过带入 $v_O = v_I - V_t$ ，这是 $Q_N$ 的饱和条件，C点之后进入三极管区。

对于区域三，这个区域我们不感兴趣，终点D可以由 $v_O = V_t$ 得到。

对于区域四（DE段），带入漏极电流方程可以得到：

$v_O = (v_I - V_t) - \sqrt{(v_I - V_t)^2 - \frac{1}{r}(V_{DD} - V_t)^2}$

带入 $d v_O / d v_I = -1$ 以及 $v_I = V_{IH}$ 得到：

$V_{IH} = V_t + \frac{2}{\sqrt{3r}}(V_{DD} - V_t)$

同时带入 $v_I = V_{DD}$ 得到：

$V_{OL} = (V_{DD} - V_t)[1 - \sqrt{1 - \frac{1}{r}}]$

此时的静态饱和电流为：

$I_{stat} = \frac{1}{2} k_p (V_{DD} - V_t)^2$

最后：

$NM_L = V_t - (V_{DD} - V_t)[1 - \sqrt{1 - \frac{1}{r}} - \frac{1}{\sqrt{r(r+1)}}]$

$NM_H = (V_{DD} - V_t) (1 - \frac{2}{\sqrt{3r}})$

最后，我们发现 $V_{DD}$ 和 $V_t$ 由工艺决定，唯一可以控制的参数是 $r$ 。

动态响应

通过平均估计法，我们可以算出：

$t_{PLH} = \frac{\alpha_p C}{k_p V_{DD}}$

这里：

$\alpha_p = 2 / [\frac{7}{4} - 3(\frac{V_t}{V_{DD}}) + (\frac{V_t}{V_{DD}})^2]$

同样的：

$t_{PHL} \simeq \frac{\alpha_n C}{k_n V_{DD}}$

这里：

$\alpha_n = 2 / [1 + \frac{3}{4}(1 - \frac{1}{r}) - (3 - \frac{1}{r})(\frac{V_t}{V_{DD}}) + (\frac{V_t}{V_{DD}})^2]$

对于极大的 $r$ 我们可以估计：

$\alpha_n \simeq \alpha_p$

尽管伪NMOS反相器的动态响应和CMOS反相器的差不多，但是伪NMOS反相器存在一个特殊的问题，因为 $k_p$ 比 $k_n$ 小 $r$ 倍。那么 $t_{PLH}$ 大约比 $t_{PHL}$ 大 $r$ 倍。此时电路表现出一种非对称的动态响应。然而，与CMOS反相器相比，伪NMOS反相器的扇入数量更少，因此具有更小的有效电容。

设计

设计伪NMOS逻辑电路包括选择比例 $r$ 和每个MOS的宽长比。

比例 $r$ 决定了VTC曲线中所有的断点。越大的 $r$ 那么 $V_{OL}$ 就越小，具有更大的噪声容限，但是越大的 $r$ 会使得反相器的动态响应越不对称，对于PMOS需要更大的硅面积。因此，选择 $r$ 需要在噪声容限和硅面积和 $t_P$ 中做出妥协。
一旦 $r$ 确定，我们可以选择较小的 $W/L)_n$ 来减小器件体积并且能获得一个较小的 $C$ 。同样的，较小的 $W/L)_p$ 可以保持较小的 $I_{stat}$ 和 $P_D$ 。另一方面，我们也可以选择较大的 $W / L$ 来获得较低的 $t_P$ 和更快的响应速度。对于普通（高速）器件， $W/L)_p$ 通常在 50uA 到 100uA 之间，对于 $V_{DD} = 1.8V$ ，此时 $P_D$ 在 90uW 和 180uW 之间。