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RSS订阅原创 LS-DYNA——电视机跌落实验
1.网格划分（hypermesh） 将建好的电视机及地板模型导入到hypermesh软件中进行网格划分，不同作用的部分进行不同的网格划分。在2D界面>automesh进行网格划分，element size 选择网格划分的尺寸（网格尺寸要合适，太多的网格会导致在LS-DYNA里进行求解时耗费大量的时间）右键surface>display。点击mesh后网格划分完成。生成.K文件（选择LS-DYNA>Keywords971）。2.关键字定义（LS-PP）读取.K文件...
2020-07-10 17:34:08
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原创 学习ZYNQ之FPGA13.1（串口）
module( input sys_clk, input sys_rst_n, input uart_rxd, output uart_data, output uart_done)parameter CLK_FREQ = 50_000_000;parameter UARS_BPS = 115200;parameter BPS_CNT = CLK_FREQ/UARS_BPS;reg uart_rxd_d0;reg uart_rxd_d1...
2020-05-24 20:47:48
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原创 学习ZYNQ之FPGA13.0（串口通信原理）
通信的两种方式：串行通信、并行通信串行通信方式分为：同步通信、异步通信关于传输方向：单工、半双工、全双工UART（异步串行通信）
2020-05-10 17:46:28
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原创 学习ZYNQ之FPGA12（时钟IP核）
本次实验为使用时钟IP核，输入信号有时钟信号，复位信号；输出信号为需要得到的频率。管脚信息如上。首先在IP Catalog 中找到时钟向导 clocking wizard 进行设置；module( input sys_clk, input sys_rst_n, output clk_100m, output clk_100m_108deg, output clk_50m, output ...
2020-05-08 21:51:03
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原创 学习ZYNQ之FPGA11（呼吸灯）
本次实验为呼吸灯实验，实际上是调节占空比程序的编写，通过占空比的变化使led灯有亮到灭，由灭到亮。输入信号为时钟信号和复位信号，输出信号为led信号。占空比变化原理如下图：实验中用到的led灯为核心板上的led灯，管脚号为J16。module breath_led( input clk, input rst_n, ouput led);reg [1...
2020-05-03 18:44:47
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原创 学习ZYNQ之FPGA10（按键控制蜂鸣器）
本次实验分别要编写按键消抖和蜂鸣器控制两个源文件，并且将两个原文件在头文件中进行例化。消抖方式有两种：一种是在按键按下时进行延时，一种是在按键达到稳定后进行延时；实验中采用的是第二种方式。原理如下图：首先编写按键消抖源文件：module key_debounce( input clk, input rst_n, input ...
2020-05-02 20:15:31
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原创 学习ZYNQ之FPGA8（led灯闪烁）
上图为控制led灯闪烁的原理图，其中时钟信号、复位信号为输入信号，led为输出信号，led包括led0和led1，所以输出信号应该是两位的，时钟的频率为50MHz，所以计时一秒需要50M次。本次实验以两个灯分别亮0.5秒。核心板和底板的led灯都是共阴极的，需要给高电平。module led_twinkle( input clk, ...
2020-04-29 18:24:43
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原创 学习ZYNQ之FPGA7（基础语法2）
1.Verilog注释一种是以//开头的语句，表示以//开始到本行结束都属于注释语句。一种是以/*符号开始， */符号结束，在两个符号之间的语句都是注释语句，可扩展到多行。2.常用的关键字关键字 含义 module 模块开始定义 input 输入端口定义 output 输出端口定义 inout 双向端口定义 paramet...
2020-04-27 20:51:34
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原创 学习ZYNQ之FPGA6（基础语法1）
1.Verilog的逻辑值逻辑0：表示低电平，对应电路中的GND；逻辑1：表示高电平，对应电路中的VCC；逻辑X：表示未知状态，有可能是高电平，也有可能是低电平；逻辑Z：表示高阻态，相当于悬空状态。2.Verilog的数字进制格式一般包括二进制（b）、八进制（o）、十进制（d）、十六进制（h），Verilog中常用的有二进制、十进制和十六进制。二进制表示如下4'b010...
2020-04-26 18:48:24
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原创 学习ZYNQ之FPGA5（Simulator仿真软件的使用）
reg和wire:定义类型与信号的输入端口还是输出端口有关，之所以定义为reg是因为信号要在 always和initial语句中赋值，除此之外要顶一顶wire形式。led仿真程序如下：1 `timescale 1ns / 1ps 23 module tb_led_twinkle(); 45 //输入 6 reg sys_clk; 7 reg sys_rst...
2020-04-24 17:26:33
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原创 学习ZYNQ之FPGA4(ILA的使用)
ILA是一种调试手段，有两种方式：一种是HDL：点击IP Catalog，查询ILA，在Number of Probes处选择观察信号的个数，并设置信号的位宽，选择ooc模式，找到生成的例化模板，将例化模板与系统信号连接，生成比特流。另一种是标记Debug，即在网表里添加被测信号：在综合里打开设计文件，打开Debug窗口，选择被调试信号右键MARK Debug（在网表里添加观察信号...
2020-04-23 18:42:01
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原创 学习ZYNQ之FPGA3(vivado软件熟悉)
以led闪烁对vivado软件进行熟悉。1.新建工程打开Qucik Start部分的create Project新建一个工程，其他两个分别是打开工程和打开一个模板工程。2.设计输入文件保存路径全英文PTL Project：按照常规开发流程Post-synthesis Project:需要导入源文件和综合后工程I/O Planning Project：I/O工程imp...
2020-04-22 18:21:50
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原创 学习ZYNQ之FPGA2(开发板资源初探)
ZYNQ-7020 核心板资源图ZYNQ-7010 核心板资源图核心板外设简介：1. ZYNQ 主控芯片 ZYNQ-7020 核心板主控芯片为 XC7Z020CLG400-2，85K LC（逻辑单元），4.9Mbit BRAM； ZYNQ-7010 核心板主控芯片为 XC7Z010CLG400-1，28K LC（逻辑单元），2.1Mbit BRAM。 Zynq 处理器系统...
2020-04-21 18:05:55
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原创 学习ZYNQ之FPGA1
Zynq-7000 All Programmable SoC,是将ARM处理器的软件可编程性和FPGA（灵活性、可扩展性）的硬件可编程性进行完美结合的全可编程片上系统。1.SoC:基于ASIC的SoC，一般用于大量制作，前期成本较高。可编程片上系统(SOPC,System-on-Progammable-Chip)，可以使用FPGA来搭建一个处理器，但性能不会很高。全...
2020-04-20 17:51:20
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空空如也
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