verilog 算法加速模块设计流程_EDA设计流程及其工具概述.ppt

器件编程需要满足一定的条件， 如编程电压、 编程时序和编程算法等。 普通的EPLD/CPLD器件和一次性编程的FPGA需要专用的编程器完成器件的编程工作。 基于SRAM的FPGA可以由EPROM或其它存储体进行配置。 在线可编程的PLD器件不需要专门的编程器， 只要一根编程下载电缆就可以了。 SOC: (System on a chip) 一、SOC(System on Chip,片上系统)技术1、SOC技术的开发与应用 SOC的工作开始于20世纪90年代,虽然对SOC至今尚无非常明确的定义，但一般认为，采用深亚微米(DSM)工艺技术，IP核的复用和软硬件协同设计是SOC的三大技术特征。 2、SOC的产生和发展有三个方面的原因 首先是微电子加工技术的发展，已经使得在单个芯片上制作电子系统所需要的几乎所有元件有了可能。 其次，几十年来集成电路的设计能力的增长滞后于工艺技术的发展，在深亚微米(DSM)阶段变的更加突出，因而SOC设计技术应运而生。 第三，电子系统发展的需要，利用SOC可以大大减少所使用的元件数量，提高产品性能，降低能耗，缩小体积，降低成本，或者说在相同的工艺技术条件下，可以实现更高的性能指标。 按照1999年国际半导体技术发展指南(ITRS1999)，目前组成SOC的模块单元可以包括微处理器核，嵌入式SRAM、DRAM和FLASH单元以及某些特定的逻辑单元。 ITRS99认为，开发SOC的根本目标是提高性能和降低成本,另外，Soc开发的另一个重要的考虑是他的可编程特性(通过软件、fpga,flash或其他手段来实现)。 IP核从技术层面上可分为软核、固核、硬核三种 从满足SOC的设计要求来说，它必须有四个特征： 1.必须是符合设计再利用的要求按嵌入式专门设计的。 2.必须是经多次优化设计，达到通常的“四最”(芯片面积最小，运算速度最快，功耗最小，工艺容差最大)的目标。 3.必须是允许多家公司在支付一定费用后商业运用的，而不是本公司内部专用的。 4.必须符合IP标准。1996年9月，世界35个著名公司组成一个国际性企业联合组织棗虚拟插座接口联盟VSIA。 2.3 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。 EDA工具大致可以分为如下5个模块： 设计输入编辑器 仿真器 HDL综合器 适配器(或布局布线器) 下载器 2.3.1 设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂商都提供EDA开发工具，在这些EDA开发工具中都含有设计输入编辑器，如Xilinx公司的Foundation、ISE，Altera公司的MAX+plusII、QUARTUS等。 一般的设计输入编辑器都支持图形输入和HDL文本输入。 2.3.2 HDL综合器 HDL综合器是一种用EDA技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。 HDL综合器的输出文件一般是网表文件，可以是： 用于电路设计数据交换和交流的工业标准化格式的文件； 直接用硬件描述语言HDL表达的标准格式的网表文件； 对应FPGA/CPLD器件厂商的网表文件。 性能良好的FPGA/CPLD设计的HDL综合器有如下三种： ? Synopsys公司的FPGA Compiler、FPGA Express综合器。 ? Synplicity公司的Synplify Pro综合器。 ? Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。 综合器的使用也有两种模式： 图形模式和命令行模式(Shell模式)。 2.3.3 仿真器 按处理的硬件描述语言类型分，HDL仿真器可分为： (1) VHDL仿真器。 (2) Verilog仿真器。 (3) Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。 (4) 其他HDL仿真器(针对其他HDL语言的仿真)。 常用的仿真器有： Model Technology公司的Modelsim Cadence公司的Verilog-XL和NC-Sim Aldec公司的Active HDL Synopsys公司的VCS等。 按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。